1,第 9 章 8086/8088 硬件特性,介绍8086/8088每一个引脚的功能 了解微处理器的直流特性 利用时钟产生器芯片（8284A）为微处理器提供时钟 将缓冲器和锁存器与总线相连 解释时序图 介绍等待状态，并设计产生不同数目的等待状态所需的电路 说明最小模式操作与最大模式操作之间的差别 总线控制器8288,2,3,比较,二者均封装在40引脚的双列直插封装(DIP)中 8086是具有16位数据总线的16位微处理器(AD0-AD15),而8088是具有8位数据总线的16位微处理器 (AD0-AD7) 8086有一个M/IO引脚,而8088有一个IO/M引脚,4,电源要求,+5.0V电源电压，其允许偏差为10%,5,直流特性,如果没有缓冲，则连接到输出引脚的任何类型的负载或负载组合不要超过10个,6,引脚功能,AD7-AD0:8086/8088地址/数据总线，构成地址/数据多路复用总线 AD15-AD8：8086地址/数据总线 ，构成了8086的高8位地址/数据多路复用总线 A15-A8：8088地址总线在整个总线周期内提供存储器高8位地址。 在“保持响应”期间，这些引脚为高阻抗状态,7,A19/S6-A16/S3: 多路复用地址/数据总线提供地址信号 A19-A16及状态位S6-S3 在“保持响应”期间，这些引脚为高阻抗状态 状态位S6一直保持逻辑0 状态位S5表示中断允许标志位(IF)的状态 S4和S3指示当前总线周期内被访问的段,8,/RD:读信号, 当它为逻辑0时，数据总线接收来自存储器或与系统相连的I/O设备的数据 在“保持响应”期间，该引脚为高阻抗状态 READY: 就绪输入信号，用于在微处理器时序中插入等待状态。若该引脚被置为逻辑0，则微处理器进入等待状态并保持空闲 INTR: 中断请求信号，用来申请一个硬件中断。当 IF= 1时,若INTR保持高电平，则8086/8088在当前指令执行完毕后就进入中断响应周期(INTA变为有效),9,/TEST:这是一个测试输入信号，用WAIT指令来测试 若/TEST 为逻辑0，则WAIT指令的功能相当于NOP空操作指令 若/TEST为逻辑1，则WAIT指令重复测试TEST引脚 该引脚大多与8087算术协处理器相连 NMI:非屏蔽中断输入信号，NMI中断不必检查IF标志位是否为1 中断输入使用中断向量2,10,RESET:复位 输入信号。若该引脚保持4个时钟周期以上的高电平，则导致微处理器复位 一旦8086或8088复位，则它从存储单元FFFF0H开始执行指令，并使IF标志位清零，禁止中断 CLK: 时钟引脚，为微处理器提供基本的定时信号 时钟信号占空比必须为33%(即时钟周期的1/3为高电平，而2/3为低电平),11,Vcc:电源输入提供+5.0V, 10% GND:接地引脚接地 MN/MX:最小/最大模式引脚，为微处理器选择最小模式或最大模式工作方式 BHE/S7:高8位总线允许引脚，用在8086中。在读操作或写操作期间允许高8位数据总线D15-D8有效 状态位S7始终为逻辑1,12,最小模式引脚,IO/M 或 M/IO:IO/M(8088)或M/IO(8086)引脚选择存储器或I/O端口,该引脚指示，微处理器地址总线是存储器地址还是I/O端口地址 在“保持响应”期间，该引脚为高阻抗状态,13,WR:写选通信号，指示8086/8088正在输出数据给存储器或I/O设备 在WR 为逻辑0期间，数据总线包含给存储器或I/O设备的有效数据 在“保持响应”期间，该引脚为高阻抗状态 INTA:中断响应信号，响应INTR输入 该引脚常用来选通中断向量号以响应中断请求 ALE: 地址锁存允许 ，表明8086/8088的地址/数据总线包含地址信息 在“保持响应”期间，ALE不会被浮置,14,DT/R:数据传送/接受信号，表明微处理器数据总线正在传送(DT/R= 1)或接受(DT/R= 0)数据 该信号用来允许外部数据总线缓冲器 DEN:数据总线允许用来激活外部数据总线缓冲器,15,HOLD:保持输入信号，用来请求直接存储器存取 (DMA) 若HOLD信号为逻辑1，微处理器停止执行软件，并将其地址、数据、控制总线置成高阻抗状态 HLDA:保持响应信号，指示8086/8088已进入保持状态,16,SS0:8088微处理器状态线 该信号IO/M及DT/R组合在一起,译码当前总线周期的不同功能,17,最大模式引脚,S2, S1和S0:这些状态位指示当前总线周期的功能 它们通常由8288总线控制器译码,18,RQ/GT1和RQ/GT0:请求/同意 在最大模式下请求直接存储器存取(DMA) 都是双向的，既可以用于请求DMA操作，又可用于同意DMA操作 LOCK:锁定输出信号，用来锁定外围设备对系统总线的控制权 该引脚通过在指令前加前缀LOCK激活,19,QS1和QS0:队列状态位，表明内部指令队列的状态 这些引脚被算术协处理器(8087)访问,20,时钟产生器 (8284A),21,8284A除了提供频率恒定的时钟信号外，还对准备好信号READY和复位信号RESET进行同步。外界的准备好信号RDY输入到8284A，被同步的准备好信号READY从8284A输出；外界的复位信号/RES输入到8244A，被同步的复位信号RESET从8284A输出。这样，从外部来说，这两个信号可在任何时候发出，但是经过8284A后，在时钟的下降沿处，使READY和RESET有效。,22,引脚功能,AEN1和AEN2:地址允许引脚，分别用来制约总线就绪信号RDY1和RDY2 与RDY1和RDY2输入一起产生等待状态 等待状态是由8086/8088微处理器的READY引脚产生 RDY1和RDY2:总线就绪输入信号。在基于8086/8088的系统中，与AEN1和AEN2输入一起产生等待状态 存储器或I/O设备的RDY信号是在同步下降沿时钟,23,ASYNC:就绪同步选择输入为RDY1和RDY2输入选择一级同步方式或二级同步方式 X1和X2:晶体振荡器引脚，与外部晶体相连，作为时钟产生器及其所有功能的定时源 F/C: 频率/晶体选择输入，为8284A选择时钟源 若该引脚保持高，则一个外部时钟提供给EFI输入引脚 若该引脚保持低电平，则由内部振荡提供定时信号 EFI:外部频率输入， 当F/C引脚为高电平时使用,24,CLK:时钟输出引脚，为8086/8088微处理器及系统中其他器件提供时钟输入信号 CLK引脚的输出信号是晶体或EFI输入频率的1/3 其占空比为33%，这是8086/8088所要求的 PCLK:外围设备时钟信号，其频率为晶体或EFI输入频率的1/6，其占空比50% PCLK输出为系统中的外围设备提供时钟信号,25,OSC:振荡器输出是一个TTL电平，其频率与晶体或EFI输入的频率相同 OSC输出在某些多处理器系统中为其他8284A时钟产生器提供EFI输入 RES:复位输入 ，对8284A是低电平输入有效 RES引脚常与一个RC网络相连，以提供上电复位 RESET: 复位输出 ，与8086/8088的RESET输入引脚相连,26,CSYNC:时钟同步引脚，在多处理器系统中当EFI输入提供同步信号时使用 如果已使用了内部晶振，则该引脚必须接地 Vcc:电源输入 ，为8284A提供+5.0V，10%电源输入 GND:接地引脚接地,27,28,时钟部分的操作,反向缓冲器, 3分频计数器 15MHz的晶体为8086/8088提供标准的5MHz时钟信号及2.5MHz外围设备时钟信号,29,复位部分的操作,施密特触发缓冲器, D触发器电路 此电路在每个时钟的下降沿（1到0跳变）将RESET信号加到微处理器上,30,当刚上电时，RC电路为/RES 输入引脚提供了一个逻辑0电平 操作员可通过一个按钮开关对微处理器进行复位 在系统上电后不到4个时钟周期内，RESET输入必须变为逻辑1，并保持高电平至少50 us 触发器保证了RESET在4个时钟周期内变为高电平，RC时间常数保证了它保持高电平至少50us,RC复位电路,31,32,总线缓冲及锁存,在8086/8088微处理器能与存储器或I/O端口一起使用前，其多路复用总线必须分离 由于最大扇出为10，所以若系统超过10个器件，则必须经过缓冲,33,多路分离总线,存储器和I/O要求在整个读周期或写周期期间地址保持有效和稳定 计算机三种总线: (1) 地址总线 提供存储器地址或I/O端口号 (2) 数据总线 在系统中用于微处理器与存储器及I/O之间传输数据 (3) 控制总线 为存储器和I/O提供控制信号,34,多路分离 8088,两片74LS373透明锁存器来分离地址/数据总线AD7-AD0及地址/状态线A19/S6-A16/S3 ALE: 变为逻辑1时，将输入传送到输出。同时，使得锁存器记忆ALE变到逻辑0时的输入,35,36,多路分离 8086,8086系统多路复用引脚包括AD15-AD0, A19/S6-A16/S3和BHE/S7 多路复用结果: 20位地址总线（A19-A0及 /BHE）, 16位数据总线（ D15-D0）和控制总线（M/IO, /RD及/WR）,37,38,缓冲系统,最大负载是10 经过分离的引脚由74LS373锁存器缓冲 74LS244八缓冲器 74LS245 八双向总线缓冲器,39,完全缓冲的 8088,两片74LS244,一片74LS245和两片74LS373,40,41,完全缓冲的 8086,一片74LS244,两片74LS245和三片74LS373,42,43,总线时序,系统总线时序 8086/8088基本的读写时序,44,基本的总线操作,8086/8088三种总线,45,46,47,一般的时序,总线周期: 等于4个系统时钟周期(T状态) 若时钟以5 MHz的频率工作,则完成一个8086/8088总线周期需要800ns 8086/8088微处理器在它自己和存储器或I/O之间，以最大每秒1.25百万次的速率读或写数据,48,T1期间:存储器或I/O端口的地址通过地址总线和地址/数据总线被送出 T2期间:8086/8088微处理器发送/RD或/WR信号及/DEN信号，在写操作的情况下，要写入的数据出现在数据总线上 在T2结束时采样READY信号 如果READY此时是低电平，则T3之后将会出现一个等待状态 这一时钟周期允许存储器有时间存取数据 T3期间:如果总线周期正好是一个读总线周期，则在T3结束时采样数据总线,49,在T4期间,所有总线信号变为无效,为下一个总线周期做准备 这个时间也是8086/8088采样数据总线读取存储器或I/O中数据的时间 另外，此时/WR信号的后沿传送数据给存储器或I/O,当 /WR信号回到逻辑1电平时,存储器或I/O被激活,写入数据,50,读时序和写时序,参看图9-11, 9-12和9-13,51,就绪和等待状态,READY输入为较慢的存储器和I/O器件产生等待状态 一个等待状态(Tw)是一个额外的时钟周期,在T2和T3之间插入,以延长总线周期 若插入一个等待状态,则存储器存取时间由通常460ns （在5MHz时钟下),延长一个时钟周期(200ns)至660 ns 本节讨论8284A时钟产生器内部的READY同步电路,描述如何在总线周期中有选择性地插入一个或多个等待状态,52,Ready 输入,READY输入在T2结束时被采样,如果有等待状态,则在Tw中间被再次采样 若在T2结束时READY是逻辑0,则在T2和T3之间插入Tw,T3被延迟 输入到8086/8088的READY信号有一些严格的定时要求,53,RDY和 8284A,这个操作的定时要求由8284A时钟产生器内部的READY同步电路来实现 当使用8284A产生READY时,RDY输入(给8284A的就绪输入信号)出现在每个T状态快结束时 RDY是给8284A时钟产生器的已同步的就绪输入信号 8284A内部电路保证了提供给8086/8088微处理