第五章 时序逻辑电路,第五章 时序逻辑电路 5.1 概述,时序逻辑电路：任一时刻的输出信号不但取决于当时的输入信号，而且还取决于电路原来所处的状态。 一、时序逻辑电路的结构特点：,X(x1，x2，xi) 输入信号 Y(y1，y2，yj) 输出信号 Z (z1，z2，zk) 存储电路的输入信号 Q(q1，q2，qL) 存储电路的输出信号,1.时序电路包含组合电路和存储电路两个组成部分，而存储电路必不可少。2.存储电路的输出状态必须反馈到输入端，与输入信号一起共同决定组合电路的输出,Y(tn) = FX(tn)，Q(tn) 输出方程 Q(tn+1) = GZ(tn)，Q(tn) 状态方程 Z(tn) = HX(tn)，Q(tn) 驱动方程（激励方程） tn，tn+1表示相邻的两个离散时间；q1，q2，, qL为状态变量，代表存储器的输出状态，Q为状态向量 二、按照存储单元状态变化的特点，时序电路可以分成同步时序电路和异步时序电路两大类。 在同步时序电路中，所有触发器的状态变化都是在同一时钟信号作用下同时发生的。而在异步时序电路中，各触发器状态的变化不是同时发生，而是有先有后。异步时序电路根据电路的输入是脉冲信号还是电平信号，又可分为：脉冲异步时序电路和电平异步时序电路。 按照输出信号的特点，时序电路可分为米里型（mealy）和摩尔型（moore）两种。mealy型电路的输出状态不仅与存储电路有关，而且与输入也有关，其输出函数Y为：Y(tn) = FX(tn)，Q(tn),moore型电路的输出状态仅与存储电路的状态有关而与输入无关，其输出函数Y为：Y(tn) = FQ(tn) 三、时序机：用输入信号和电路状态（状态变量）的逻辑函数去描述时序电路逻辑功能的方法也叫做时序机。 时序电路的典型电路有：寄存器，移位寄存器，计数器等，其分析方法比组合电路更复杂些，要引进一些新方法。 5 . 2 时序逻辑电路的分析方法 只要能写出给定逻辑电路的输出方程，状态方程，驱动方程，就能表示其逻辑功能，可据此求出在任意给定输入变量和电路现状态下电路的次态和输出。 一般步骤： 1.从给定的逻辑图中，写出每个触发器的驱动方程，时钟方程和电路的输出方程。 2.求电路的状态方程。把驱动方程代入相应触发器的特性方程，可求出每个触发器的次态方程。即电路的状态方程，并标出时钟条件,3.列出完整的状态转换真值表（包括检查电路能否自启动）。画出状态转换图或时序图。依次假设初态，代入电路的状态方程，输出方程，求出次态。（对n个触发器来说，应包括2n个状态）及输出，列出完整的状态转换真值表，简称状态转换表。 4.确定时序电路的逻辑功能。,例:做出下图此时序逻辑电路的状态转换表,状态转换图和时序图,根据图可写出电路的驱动方程：,由于电路每一时刻的状态都和电路的历史情况有关的缘故,所以我们有必要将在一系列时钟信号操作下电路状态转换的全部过程找出来,则电路的逻辑功能便可一目了然。 状态转换表：若将任何一组输入变量及电路初态的取值代入状态方程和输出方程，即可算得电路次态和输出值：以得到的次态作为新的初态，和这时的输入变量取值一起，再代入状态方程和输出方程进行计算，又可得到一组新的次态和输出值。如此继续，将结果列为真值表形式，便得到状态转换表。,Y=0 0=0,例题中电路无输入变量，次态和输出只取决于电路的初态，设初态为Q3Q2Q1=000，代入其状态方程及输出方程，得：,又以100为初态，代入得,再以010为初态，代入得,如此继续，依次得到100，101，110，000，又返回最初设定的初态，列出其状态转换表。,每经过七个时钟触发脉冲以后输出端Y从高电平跳变为低电平，且电路的状态循环一次。 所以此电路具有对时钟信号进行计数的功能，且计数容量等于七，称为七进制计数器。 若电路初态为111，代入方程得： Q3Q2Q1=000，Y=1,状态转换图： 更形象表示时序电路的逻辑功能。,代表转换方向，输入变量取值写出斜线之上，输出值写在斜线之下。,代表状态,时序图： 在时钟脉冲序列作用下电路状态，输出状态随时间变化的波形图叫做时序图。,5.3 常用的时序电路分析 5.3.1 寄存器和移位寄存器 在数字系统中，常需要一些数码暂时存放起来，这种暂时存放数码。一个触发器可以寄存1位二进制数码，要寄存几位数码，就应具备几个触发器，此外，寄存器还应具有由门电路构成的控制电路，以保证信号的接收和清除。 移位寄存器除了具有寄存数码的功能外，还具有移位功能，即在移位脉冲作用下，能够把寄存器中的数依次向右或向左移。它是一个同步时序逻辑电路。 一、寄存器：,维持阻塞结构的单拍工作方式寄存器,其接收数码时所有数码都是同时读入的,称此种输入、输出方式为并行输入，并行输出方式。,CC4046是三态输出的4位寄存器，能寄存4位二值代码,LDA+LDB=1时,电路处于装入数据的工作状态。 LDA+LDB=0时,电路处于保持状态。 ENA=ENB=0时，电路正常工作 ENA+ENB=1时，电路输出高阻态,二、移位寄存器,从CP上升沿开始到输出新状态的建立需要经过一段传输延迟时间，所以当CP上升沿同时作用于所有触发器时，它们输入端的状态都未改变。于是，F1按Q0原来的状态翻转， F2按Q1原来的状态翻转， F3按Q2原来的状态翻转，同时，输入端的代码存入F0，总的效果是寄存器的代码依次右移一位。例如在四个CP周期内输入代码依次为1011，移位情况如状态表。,可见，经过4个CP信号后，串行输入的四位代码全部移入了移位寄存器，并在四个输出端得到并行输出代码。利用移位寄存器可实现代码的串行并行转换。若再加4个CP信号，寄存器中的四位代码还可以从串行端依次输出。,用JK触发器构成的移位寄存器,为便于扩展逻辑功能和增加使用的灵活性，在定型生产的移位寄存器集成电路上有的又附加了左、右移控制、数据并行输入、保持、异步置零（复位）等功能。如74LS194A是一个4位双向移位寄存器。,双向移位寄存器74LS194A的功能表:,用两片74LS194A接成8位双向移位寄存器:,5.3.2 计数器 用于对时钟脉冲计数，还可用于定时，分频，产生节拍脉冲，进行数字运算等。 1.按计数器中的触发器是否同时翻转分类，可把计数器分为同步和异步两类。在同步计数器中，当时钟脉冲输入时触发器的翻转是同时发生的。而在异步计数器中，触发器的翻转有先有后，不同时翻转。,3.按计数器中数字的编码方式分：二进制计数器、二十进制计数器、循环码计数器等 4.按计数容量（即计数模）分类：有十进制计数器，十二进制计数器，六十进制计数器等等。,一、同步计数器： 1.同步二进制计数器,用T触发器构成的同步二进制加法计数器,即使：,a). 同步二进制加法计数器：,状态转换表,电路的状态转换图,每输入16个计数脉冲计数器工作一个循环，并在输出端Q3产生一个进位输出信号，所以又把这个电路叫十六进制计数器。,电路的状态方程：,电路的时序图,由时序图上可以看出，若计数输入脉冲的频率为f0，则Q0、 Q1、 Q2、 和Q3端输出脉冲的频率将依次为f0/2、 f0/4、 f0/8、和f0/16。针对计数器的这种分频功能，也把它叫做分频器。,4位同步二进制计数器74161的逻辑图,74161为中规模集成的4位同步二进制计数器 具有二进制加法计数功能之外,还具有预置数、保持和异步置零等附加功能。异步置零即只要RD出现低电平，触发器立即被置零，不受CP的控制。,74161的功能表如下:,还可用T触发器构成同步二进制计数器： 需使每次计数脉冲到达时只能加到该翻转的那些触发器的CP输入端上，而不能加给那些不该翻转的触发器,使得： CP0=CP CP1=CP Q0 CP2=CP Q0Q1 CP3=CP Q0Q1Q2,即使:,用T触发器构成的同步十六进制加法计数器CC4520,b). 同步二进制减法计数器：,在n位二进制减法计数器中，只有当第 i 位以下各位触发器同时为0时，再减1才能使第 i 位触发器翻转。因此可得：,用T触发器组成：,用T触发器组成：,用T触发器接成的同步二进制减法计数器,同步二进制减法计数器的状态转换真值表,单时钟同步十六进制加/减计数器74LS191 有些应用场合要求计数器既能进行递增计数又能进行递减计数，这就需要做成加/减计数器。 74191还具有异步预置数功能。 电路只有一个时钟信号输入端，电路的加、减由U/D的电平决定，所以称这种电路结构为单时钟结构。,74191的功能表,74191的时序图：,CP0是串行时钟输出端。当C/B=1的情况下，在下一个CPI上升沿到达前CPO端有一个负脉冲输出,双时钟同步十六进制加/减计数器74LS193,加法计数脉冲和减法计数脉冲来自两个不同的脉冲源。当CPU端有计数脉冲输入时，计数器做加法计数；当CPD有计数脉冲输入时，计数器做减法计数。加到CPU和CPD上的计数脉冲在时间上应该错开。 74193也具有异步置零和预置数功能。,2. 同步十进制计数器 a)同步十进制加法计数器,状态方程：,驱动方程：,由T触发器构成，在二进制加法计数器基础上改造得到,状态转换表：,电路的状态转换图,同步十进制加法计数器74LS160的逻辑图,74160的功能表与74161的功能表相同,b)同步十进制减法计数器,从同步二进制减法计数器基础上演变而来主要在于实现如何使0000状态减1后跳变为1001状态 其驱动方程和状态方程如下：,状态转换表：,单时钟同步十进制可逆计数器74LS190的逻辑图,当加减控制信号U/D=0时做加法计数； 当U/D=1时做减法计数,二、异步计数器：,1异步二进制计数器：采用从低位到高位逐位进位的方式工作。,由T触发器构成，只需将低位触发器的Q端接至高位触发器的时钟输入端就行了。,由时序图可见，触发器输出端状态的建立要比CP下降沿滞后一个传输延迟时间。,用上升沿触发的T触发器同样可以组成异步二进制加法计数器，但每一级触发器的进位脉冲应改由Q端输出。 由T触发器组成的异步二进制减法计数器,异步二进制加法和减法计数器都是将低位触发器的一个输出端接到高位触发器的时钟输入端而构成。采用下降沿动作的T触发器时，加法计数器以Q端为输出端，减法计数器以Q端为输出端。而在采用上升沿动作的T 触发器时，情况正好相反，加法计数器以Q端为输出端，减法计数器以Q端为输出端。,2异步十进制计数器,驱动方程：,状态方程与时钟条件：,异步十进制加法计数器的时序图,和同步计数器相比，异步计数器具有结构简单的优点。但异步计数器也存在两个明显的缺点：一个是工作频率比较低，因为异步计数器的各级触发器是以串行进位方式连接的；第二个是在电路状态译码时存在竞争冒险现象。,二五十进制异步计数器74LS290,F1和F3的CP端从CP1端单独引出。若以CP0为计数脉冲输入端、Q0为输出端，即得到二进制计数器（或二分频器）；若以CP1作为计数脉冲输入端、Q3为输出端，则得到五进制计数器（或五分频器）；若将CP1与Q0相连，同时以CP0为计数脉冲输入端、Q3为输出端，则得到十进制计数器（或十分频器）。,三、任意进制计数器的构成方法：,目前常见的计数器芯片在计数进制上只做成应用较广的几种类型，如十进制、十六进制、7位二进制、12位二进制、14位二进制等。在需要其它任意一种进制的计数器时，只能用已有的计数器产品经外电路的连接方式得到。 假定已有的是N进制计数器，而需要得到M进制计数器。 1当MN时：应使计数过程中跳跃NM个状态,两种方法：置零法（复位法）和置数法（置位法）。 置零法如右图所示。电路一进入SM状态就立即被置成S0状态，所以SM状态仅在极短的瞬时出现，在稳定的状态循环中不包括SM状态。 置零法适用于有异步置零输入端的计数器。,例：利用同步十进制计数器74160接成同步六进制计数器,采用置零法将74