第 2 章 集成逻辑门电路 2.1 基本逻辑门电路 最常用的是与非门、或非门、与或非门、异或门和同或门。 2.1.1 二极管与门及或门电路 1. 与门电路 FAB,图2-1 二极管与门电路 a）二极管与门 b）逻辑符号,2. 或门电路 FAB,图2-2 二极管或门电路 a）二极管或门 b）逻辑符号,2.1.2 非门电路（BJT反相器） F,图2-3 非门电路 a）BJT反相器（非门） b）逻辑符号,2.2 CMOS逻辑门电路 2.2.1 CMOS反相器,图2-5 CMOS反相器电路结构 a）CMOS反相器电路 b）采用简化符号的电路 c）CMOS反相器作为开关示意图,1. 工作原理 uIUIL0 V时，UNGS0 VUTN，VN截止；而UPGS0VDDVDD，VP导通，输出电压uOUOHVDD； uIUIHVDD时，UNGSVDDUTN，VN导通，但UPGS0 V，VP截止，uOUOL0 V。,2. 电压传输特性,图2-6 CMOS反相器的电压传输特性,5个工作区段。 （1）AB段 当输入低电平uI0 V时，uOUOHVDD； （2）BC段 当uIUTN时， （3）CD段 uIVDD/2、uOVDD/2的位置上； （4）DE段 输出电压uO趋于低电平； （5）EF段 uIVDD时，uOUOL0 V。,图2-7 CMOS反相器VDD取不同数值时的,3. 功耗 CMOS反相器的功耗最低，静态平均功耗小于10 W，总有一管导通，另一管截止，于是流过两个MOS管的静态电流接近于零。 4. 工作速度 平均传输延迟时间约为12 ns左右。,图2-8 CMOS反相器在电容负载下的工作情况 a）电路图 b）负载电容充电 b）负载电容放电,2.2.2 常用的CMOS门电路 1. CMOS与非门 F,图2-9 两输入端CMOS与非门电路,2. CMOS或非门 F,图2-10 两输入端CMOS或非门电路,n个输入端的或非门必须有n个NMOS管并联和n个PMOS管串联。,3. CMOS异或门和同或门,图2-11 CMOS异非门电路,F2,2.2.3 CMOS传输门和双向模拟开关 1. CMOS传输门的组成,图2-12 CMOS传输门 a）电路图 b）逻辑符号,2. CMOS传输门的工作原理 设UTN|UTP|VDD，且输入信号uI在0 VVDD范围内变化。 当C端接0 V、端接VDD时，VN和VP都截止，相当于开关断开；,当C端接VDD、端接0 V时，0uI(VDDUTN)范围内，VN导通；在UTNuIVDD范围内，VP导通。即在输入信号uI的变化范围内，VN和VP中至少有一个导通，相当于开关接通。,3. CMOS传输门构成双向模拟开关 用一个CMOS传输门TG和一个CMOS反相器G构成的双向模拟开关。当控制端C加高电平时，uOuI；当控制端C加低电平时，呈高阻状态。,图2-13 CMOS双向模拟开关电路,2.2.4 CMOS漏极开路门及三态门 1. CMOS漏极开路（Open Drain：OD）门 将CMOS与非门的输出级做成漏极开路（OD）结构，此时可将多个OD门的输出端并联，使其具有线与逻辑功能，同时不会损坏器件。,图2-14 4两输入端OD与非门,2. CMOS三态门（Three State Logic：TSL） 分时传输信号用三态门，即其输出不仅有高电平和低电平两种状态，还有高阻状态。 （l）CMOS反相器串接附加管,图2-15 加附加管VN和VP组成CMOS三态门 a）电路 b）逻辑符号,（2）CMOS反相器输出接双向模拟开关,图2-16 反相器输出接双向模拟开关组成CMOS三态门 a）电路 b）逻辑符号,（3）增加附加管和CMOS门电路,图2-17 加附加管VP和或非门组成CMOS三态门 a）电路 b）逻辑符号,2.2.5 CMOS三态门的应用 1. 构成总线传输系统 2. 接成双向传输门,图2-18 CMOS三态门的应用 a）用于数据传输总线 b）组成单一数据双向传输门,3. 用于数据双向传输,图2-19 三态输出4总线缓冲器用于两个数据的双向传输电路,2.2.6 CMOS逻辑门的重要技术参数 1. 高、低电压值 输出高电平电压UOH，UOH(min)VDD0.1 V； 输出低电平电压UOL，UOL(max)0.1 V； 输入高电平电压UIH，UIH(min)70%VDD； 输入低电平电压UIL，UIL(max)30%VDD； 阈值电压UTH50%VDD。,2. 噪声容限 UNHUOHUIH UNLUILUOL,图2-20 噪声容限图解,3. 扇入数和扇出数 （1）扇入数 CMOS门电路的扇入数取决于其输入端数。例如一个3输入端的CMOS与非门，它的扇入数N I3。 （2）扇出数 是指在正常情况下，所允许带同类门的最大数目。 1）拉电流工作情况 2）灌电流工作情况,图2-21 扇出数的计算 a）拉电流负载 b）灌电流负载,4. 传输延迟时间 tPD（tPLHtPHL）/2,图2-22 CMOS门电路的传输延迟波形,*5. 功耗 静态功耗指的是电路输出无状态转换时的功耗，即门电路静态且空载时电源总电流IDD与电源电压VDD之乘积。当输出为低电平时的功耗称为空载导通功耗PON；当输出为高电平时的功耗称为截止功耗POFF，PON总比POFF大。 *6. 延时-功耗积 DPtPDPD,2.3 TTL逻辑门电路 2.3.1 TTL与非门电路结构和工作原理 1. 电路结构,图2-23 CT74通用系列两输入端与非门 a）电路图 b）逻辑符号,2.工作原理 1）当两输入电压uA和uB中至少有一个为0.3 V时， UB1(0.30.7)V1.0 V 输出电压为 uFVCCUBE4UD3(50.70.7)V3.6 V 2）当两个输入端全加高电平，uAuB3.6 V时， UB1UBC1UBE2UBE3(0.70.70.7)V2.1 V UC2UCES2UBE3(0.30.7)V1.0 V 即 F,*3. 其他几种系列的TTL与非门 （1）CT74H高速系列,图2-24 CT74H高速系列两输入端与非门电路,（2）CT74S肖特基系列,图2-25 CT74S肖特基系列两输入端与非门电路,图2-26 带有肖特基二极管的BJT a）电路连接方式 b）图形符号,（3）CT74LS低功耗肖特基系列,图2-27 CT74LS低功耗肖特基系列两输入端与非门电路,2.3.2 TTL或非门,图2-28 TTL或非门 a）电路图 b）逻辑符号,2.3.3 TTL系列门电路的技术参数 1. 电压传输特性 传输特性分为4个区段。,图2-29 TTL与非门的电压传输特性 a）传输特性 b）接成TTL与门进行测试,（1）AB段 当uI0.6 V时，为截止区。 （2）BC段 当0.6 VuI1.3 V时，0.7 VuC11.4 V，为线性区。 （3）CD段 当1.3 VuI1.4 V时，CD段为转折区，理想TTL门的阈值电压UTH1.4 V。 （4）DE段 当uI大于1.4 V以后，为饱和区。,2. 输入负载特性 URIRI(VCCUBE1)/(R1RI),图2-30 CT74系列与非门输入负载特性 a）测试电路 b）输入负载特性曲线,定义如下： 将保证与非门输出为标准低电平所允许的RI的最小阻值，称为开门电阻RON； 将保证与非门输出高电平标准值的90%，且URI不得大于最大输入低电平UILmax所允许的RI的最大阻值，称为关门电阻ROFF。 CT74系列TTL与非门，实测结果为RON2.0 k，ROFF0.91 k。,3. 输入和输出的高、低电压值 输出高电压UOHuO(A)3.6 V； 输出低电压UOLUCES30.3 V； 输入低电压UILuI(B)0.4 V； 输入高电压UIHuI(D)1.4 VUTH。,4. TTL系列门技术参数的比较 几种TTL系列门技术参数比较,例2-1 针对图2-31所示的两个CT74通用系列TTL逻辑门电路，分别讨论它们的输出电压值各约为多少伏？ 解：（1）其输出电压约为3.6 V。 （2）其输出电压值约为0.3 V。,图2-31 例2-1的两个逻辑门电路,例2-2 分析图2-32所示的各TTL门电路的输出状态如何？若这些门电路为CMOS产品，则输出状态又怎样？,解：（1）与非门输出为“0”。 （2）两个与非门的输出均为“1”。,2.3.4 TTL集电极开路门和三态门 1. 集电极开路门（OC门）,图2-34 OC门结构及其逻辑符号 a）OC门内部电路 b）逻辑符号,图2-36 计算OC门负载电阻RL的电路 a）求RL(max)用图 b）求RL(min)用图,*（1）求负载电阻的最大值RL(max) UOHVCCIRLRLVCC(nIOHmIIH)RL 则 *（2）求负载电阻的最小值RL(min) 负载电阻RL的取值范围为 RL(min)RLRL(max),2. TTL三态输出门 （1）TTL三态门（高电平有效）,图2-38 TTL三态门（高电平有效） a）电路图 b）逻辑符号,（2）TTL三态门（低电平有效）,图2-39 TTL三态门（低电平有效） a）电路图 b）逻辑符号,2.5 BiCMOS门电路 2.5.1 BiCMOS反相器,图2-42 基本BiCMOS反相器电路,2.5.2 其他的BiCMOS门电路,图2-43 两输入端BiCMOS或非门电路,2.6 逻辑门电路使用中的几个问题 2.6.1 正负逻辑问题 2.6.2 实际使用逻辑门的处理措施 1. TTL门多余输入端的处理 （1）TTL与门和与非门的多余输入端有下列几种处理方法： 将多余输入端经过1 3 k的电阻接至电源正端； 接高电平UIH3.6 V； 将多余输入端与其他输入端并接使用。 （2）TTL或门、TTL或非门多余输入端应接低电平或接地。 （3）TTL与或非门有多个与门，使用时如果有多余与门不用，其输入端须接低电平，否则与或非门的输出将一直是低电平；若某个与门有多个输入端不用，则与TTL与门的处理方法相同。,2. CMOS门多余输入端的处理 对于CMOS门电路，可根据需要将多余的输入端接地（或非门），或接VDD（与非门）。 3. TTL与CMOS门电路输出端的连接 （1）具有推拉式结构的TTL和CMOS门电路，它们的输出端均不允许直接并联使用； （2）CMOS OD门、TTL OC门的输出端可以分别并联使用，但公共输出端和电源端之间应外接上拉电阻RL，以实现高电平输出； （3）TTL和CMOS三态门输出端可以并联使用，但同一时刻只能有一个门工作，其余门输出为高阻态； （4）各种类型的逻辑门电路输出端均不允许直接连接电源或直接接地。,2.6.3 逻辑门电路综合分析例 例2-4 设门电路的输入信号A、B的波形如图2-48a所示，试画出图2-48bh中各个门电路的输出波形图。,图2-48 例2-4题图,例2-5 逻辑门电路见图2-50，其中TTL门电路的电源电压VCC