长风破浪会有时，直挂云帆济沧海。 她福建师范大学21春“电子信息工程”EDA技术离线作业（四）辅导答案一.综合考核(共50题)1.SOC是指把一个完整的系统集成在一个芯片上。()A.正确B.错误参考答案：A2.CPLD是Complex Programmable Logic Device，复杂可编程逻辑器件的缩写。()A.正确B.错误参考答案：A3.有限状态机的复位分为两种：同步复位和异步复位。()A.正确B.错误参考答案：A4.基于FPGA/CPLD器件的数字系统设计流程包括哪些阶段()。A.设计输入B.综合C.布局布线D.仿真和编程参考答案：ABCD5.常用的集成FPGA/CPLD开发工具有哪些()。A.MAX+plus IIB.Quartus IIC.ISED.ispLEVER参考答案：ABCD6.Verilog HDL支持赋值语句。()A.正确B.错误参考答案：A7.Verilog HDL和VHDL目前还都不是IEEE标准。()A.正确B.错误参考答案：B8.CAD是Computer Aided Design，计算机辅助设计的缩写。()A.正确B.错误参考答案：A9.Verilog HDL中的变量一般分为两种数据类型：net型和variable型。()A.正确B.错误参考答案：A10.ASIC电路特点描述正确的是()。A.周期长B.投入高C.功耗低D.省面积参考答案：ABCD11.仿真器按对设计语言的不同处理方式分为两类：编译型仿真器和解释型仿真器。()A.正确B.错误参考答案：A12.采用原理图方式的数字设计的可重用性、可移植要差一些。()A.正确B.错误参考答案：A13.数字设计流程中采用原理图方式适合描述电路的连接关系核接口关系。()A.正确B.错误参考答案：A14.Verilog HDL中整数型常量是不可以综合的。()A.正确B.错误参考答案：B15.SOC是System On Chip，芯片系统的缩写。()A.正确B.错误参考答案：A16.硬件综合器和软件程序编译器没有本质区别。()A.正确B.错误参考答案：B17.TOP-down设计一般分为哪几个层次()。A.系统级B.功能级C.门级D.开关级参考答案：ABCD18.EDA技术发展阶段描述正确的是()。A.CAD阶段B.CAE阶段C.EDA阶段D.以上都不对参考答案：ABC19.PROM(Programmable Read Only Memory)，可编程只读存储器的缩写。()A.正确B.错误参考答案：A20.浮栅编程元件一般用在民用、消费类产品中。()A.正确B.错误参考答案：A21.不考虑信号时延等因素的仿真称为功能仿真。()A.正确B.错误参考答案：A22.PLD器件的设计往往采用层次化的设计方法，分模块，分层次地进行设计描述。()A.正确B.错误参考答案：A23.Verilog语言即适合可综合的电路设计，也可胜任电路与系统的仿真。()A.正确B.错误参考答案：A24.按照处理的HDL语言类型，仿真器可以分为()。A.Verilog HDL仿真器B.VHDL HDL仿真器C.混合仿真器参考答案：ABC25.仿真分为功能仿真和时序仿真。()A.正确B.错误参考答案：A26.在IC设计领域中，IP核一般完成某种功能的设计模块。()A.正确B.错误参考答案：A27.PLA是Programmable Logic Array，可编程逻辑阵列的缩写。()A.正确B.错误参考答案：A28.目前常用的硬件描述语言为：Verilog HDL和VHDL。()A.正确B.错误参考答案：A29.CAE是Computer Aided Engineering，计算机辅助工程的缩写。()A.正确B.错误参考答案：A30.Verilog HDL支持条件运算符。()A.正确B.错误参考答案：A31.时序仿真也叫后仿真。()A.正确B.错误参考答案：A32.PLD是一种全定制器件。()A.正确B.错误参考答案：B33.混合仿真器就是能同时支持Verilog和VHDL的仿真器。()A.正确B.错误参考答案：A34.下面哪些是专业提供PLD器件厂商()。A.XilinxB.AlteraC.LatticeD.Micsoftware参考答案：ABC35.Verilog HDL数据类型是用来表示数字电路中的物理连线、数据存储和传输单元等物理量的。()A.正确B.错误参考答案：A36.SPLD器件分为几类()。A.PROMB.PLAC.PALD.GAL参考答案：ABCD37.IP是Intellectual Property的缩写。()A.正确B.错误参考答案：A38.状态机设计主要包含三个对象：当前状态，次状态和输出逻辑。()A.正确B.错误参考答案：A39.SRAM是指静态存储器。()A.正确B.错误参考答案：A40.Verilog HDL中assign为持续赋值语句。()A.正确B.错误参考答案：A41.Verilog程序的基本设计单元是“模块”(module)。()A.正确B.错误参考答案：A42.ASIC是专用集成电路的缩写。()A.正确B.错误参考答案：A43.Synplify是一种FPGA/CPLD的逻辑综合工具。()A.正确B.错误参考答案：A44.综合指的是将较高级抽象层次的设计描述自动转化为较低层次描述的过程。()A.正确B.错误参考答案：A45.Verilog HDL和 VHDL目前还都不是IEEE标准。()A.正确B.错误参考答案：B46.Verilog HDL支持循环语句。()A.正确B.错误参考答案：A47.JTAG是Joint Test Action Group，联合测试行动组的缩写。()A.正确B.错误参考答案：A48.FPGA是Field Programmable Gate Array，现场可编程门阵列的缩写。()A.正确B.错误参考答案：A49.仿真是EDA的精髓所在。()A.正确B.错误参考答案：A50.Verilog HDL不支持条件语句。()A.正确B.错误参考答案：B