1. 简述：1）计算机体系结构研究的目的，2）计算机系统中并行性的层次划分。 1）、如何利用现有软硬件技术，以并行、流水机制改变系统的工作方式，通过增加性能结构，综合软硬件优势提高计算机系统性能2）、 指令内并行（从低层到高层）􀂉 指令级并行􀂉 任务（或过程）级并行􀂉 作业（或程序）级并行􀂉 在这种层次结构中，高层并行性的实现中软件比重逐渐加大，而硬件功能分担比重逐渐减弱2. 简述：1）计算机体系结构、计算机组成、计算机实现的研究内容；2）这三者之间的关系（要求附图说明）与系列机的定义。（1）、计算机体系结构：仅仅以程序员看到的机器属性作为体系结构的定义是片面的，某些性能结构对程序员透明􀂄 例如，高速缓冲存贮器、重叠和流水处理结构等，在机器指令系统中一般无反映， 需要更深入了解计算机内部的逻辑组成、性能结构􀂉 因此，我们可以概略地认为􀂉􀂉 计算机体系结构是机器的逻辑结构和性能结构计算机体系结构作为一门学科，主要研究软件、硬件功能分配以及高性能计算机设计技术 计算机组成：是计算机体系结构的逻辑实现，包括：􀂄 机器内部的数据流和控制流的组成及逻辑设计等，着重于机器内部事件的时序和控制机构 计算机实现：是计算机组成的物理实现，包括：􀂄 处理机、主存贮器等部件的物理结构，器件的集成度和速度，器件、模块、插件、底板的划分与连接等有关的制造工艺技术 （2）关系：同一种体系结构定义下有多种组成方案，同一种组成方案下又有多种实现方法（3）系列机的定义：同一厂家生产的具有基本相同体系结构，不同组成和实现，形成的一系列不同档次而软件兼容的机器。3. 简述：1）程序局部性原理；2）程序局部性原理在多级存储体系中的应用。（1）程序局部性 在任一短时间范围内，程序对存贮器的访问往往集中于小的存贮器区域内局部性表现为处理机发出的访问地址随时间局部集中，在聚集区内可出现重复地址（2）实现多级存贮器关键技术之一有新旧内容替换，这需要需要高效率的替换算法，LRU是一种基本的替换算法，它利用程序局部性特点，替换最近最少使用的页面4. 简述提高存储器带宽的主要途径。简述：1）存储系统性能评价的关键指标，2）提高存储系统性能的基本途径。1）存储系统性能评价的关键指标 大容量；高速度；低价格2）提高存储系统性能的基本途径。a.器件技术，缩短访问时间（T）b.多体并行存贮器结构加宽存贮字长度（W）􀃆超长字存储方案缩短平均访问周期（Ta）􀃆多模块交叉存储方案c.多级存贮器层次结构以不同速度、容量的存储器进行层次化组织（Ta）即提高容量、带宽，又降低成本，属于高效率技术5. 超长字存储方案单缓冲结构图及工作原理描述。 单缓冲方案的读/写工作过程：(1）访问地址中的“行地址”与行地址寄存器比较； （2）如果比较“=”，则用访问“行内地址”通过多路分配器/选择器对缓冲行的对应单元进行读/写，如果写入则设置修改标志位，操作结束； （3）如果比较“”，则先将行缓冲中的已修改数据写回存储体，即根据修改标志启动对应存储体，用关联行地址写入修改单元内容。 （4）用访问“行地址”启动存储体（整体），读出访问行打入行缓冲，并清除全部修改标志 位； （5）如果读操作，则用访问“行内地址”通过多路分配器/选择器读出缓冲行的对应单元输出到数据总线，转（7）刷新行地址寄存器，结束 （6）如果写操作，则用访问“行内地址”通过多路分配器/选择器对缓冲行的对应单元写入总线数据，并设置修改标志位； （7）用访问行地址刷新行地址寄存器，操作结束。6. 超长字存储方案双缓冲结构图及工作原理描述。读出工作过程：（1）访问地址中的“行地址”与地址寄存器中的旧地址比较，即与前次访问行的地址比较；（2）如果比较“=”，则说明访问内容已在行缓冲器中，用访问地址中的“行内地址”通过多路选择器MUX从行缓冲的选择对应单元内容输出；（3）如果比较“”，则说明访问内容不在行缓冲器中，启动存储体读出访问行送入行缓冲中，再由“行内地址”通过多路选择器MUX从行缓冲的选择对应单元内容输出；（4）如果比较“”，用访问行地址刷新地址寄存器内容，已备后续访问时定位。写入工作过程：（1）访问地址中的“行地址”与地址寄存器中的关联地址（旧地址）比较，即与前次访问行的地址比较；（2）如果比较“=”，说明访问内容已在行缓冲器中，则用访问地址中的“行内地址”通过多路分配器将写入数据保存写缓冲行的对应单元，并设置修改标志位；（3）如果比较“”，说明“写缓冲器”内容不是当前访问行，则先将写缓冲中的已修改数据写回存储体，即根据修改标志条件启动对应存储体，用关联行地址写入修改单元内容，并清除修改标志位；再通过多路分配器将写入内容保存到写行缓冲的对应单元，并设置修改标志位；（4）如果比较“”，用访问行地址刷新地址寄存器内容，已备后续访问时定位。7. 简述虚拟存储器中的两级地址变换过程（要求附图说明）与地址变换的加速方法。 首先是根据段号和当前进程的段表基地址（段表基地址+段号）􀂉 从存在主存中的段表查表，获得该段的页表基地址（从段号到页表基地址的第一级变换）􀂉 再用页号（页表基地址+页号）从页表中查出实页号，与页内地址拼装成完整的实地址（从页号到实页号的第二级变换）地址加速：刷新 工作过程􀂉 首先通过TLB查表，如果TLB命中，则直接获得实页号，完成地址变换􀂉 如果TLB未命中，则启动两级地址变换，获得实页号，并且将“段号页号-实页号”对应关系存入TLB（刷新TLBTLB）地址变换的加速方法：压缩地址变换的级数：类似方案：虚页号-实页号,利用程序的局部性特点，保存最近几次页面地址变换结果，构成”虚页实页”转换表，以备重复使用，并用硬件实现快速检索，该机构称为地址转换后备缓冲TLB8. 简述4路组相联Cache的工作机制，并画出逻辑结构电路图。（附图说明 组相联Cache的访问过程：根据组号译码选组，获取组内全部行信息 同一组的行分配在不同的存贮体中，类似于交叉存贮一个组所有行的标志段与访问标志段进行比较,需要4个比较器从匹配的行中用行内地址选出数据为了减少延迟，数据选择与标志匹配过程并行，需要4个数据多路选择器 如果组内的标志比较都不相等，则数据不在Cache中，则需要访问主存调入一行数据，在同组内替换一 个旧行9. 简述Cache的三种典型结构及其特点（附地址划分及引用图说明）。组相联结构：1)利用现有的存储器结构和工作方式（采用高速电路） 2）利用常规的单元电路模块（比较器、多路选择器MUX等） 3）综合应用于Cache的工作方式/访问过程 直接相联结构：访问地址划分：同一行号即同一Cache行，在不同标志值下对应主存的不同行但这些主存行是特定的仅仅是主存行号低位部分与Cache行号相同的主存行缺点：地址映像不灵活，命中率不高优点：直接利用行号定位，结构简单易实现，容量大，速度快全相联结构：完全通过标志的相联比较定位确定数据行􀂄 所用的比较器多，Cache内部结构十分复杂，访问速度慢，只适用于小容量Cache环境，例如，采用全相联技术制作TLB 转换后备缓冲器等缺点：容量小，速度慢优点：地址映像最灵活，每个Cache行客映射带任意行，命中率高10. 简述实地址Cache在虚拟存储器中的工作过程及其加速作用。访问过程：􀂉查TLB，若命中则形成实地址，否则再进行查段表、页表形成实地址􀂉用实地址访问Cache，若命中则完成访问。否则启动主存进行Cache替换实地址CacheCache支持下的两级地址变换过程：（加速作用）􀂄 用段表实地址查Cache，若命中则得到页表入口实地址，否则启动主存调段表部分内容送入Cache􀂄 用页表实地址查Cache，若命中则得到实页号，否则启动主存调段表部分内容送入Cache实地址Cache的双重作用：加速虚拟存贮器的访问加速虚地址到实地址的转换11. 简述虚地址Cache在虚拟存储器中的工作过程及其加速作用。1）、用虚地址低位作为Cache的行内地址2）、虚地址高位作为Cache的地址标志3）、Cache不命中需地址转换，访问主存，刷新Cache4）、地址转换同样因TLB加速，但TLBTLB和虚地址CacheCache并行5）、当虚地址Cache访问未命中时，需要地址转换访问主存，替换Cache内容6）、则首先是利用TLB转换结果，如果TLB命中，直接获得实页号，通过地址拼装再形成实地址，如果TLB未命中，则要通过查段、页表作两级地址变换获得实页号，同时将变换结果存入TLB进行刷新加速作用：两级地址变换的加速。注意:段表中存放的是页表入口实地址，在进程调入主存时由操作系统分配内存时设置，段表入口实地址即段表基地址预先送入存贮控制器12. 简述影响流水线性能的主要因素，并举例说明流水线的阻塞情况以及提高流水线吞吐率的主要途径。 1）、衡量流水线的性能指标主要是吞吐率和效率 吞吐率：单位时间内流水线完成的任务数量 效率：流水线各段的工作时间， t与流水线的总工作时间T之比影响流水线性能的主要因素 下列因素： 指令长度不均一 流水段操作时间不均一 转移相关 下一条指令的地址依赖于上一条指令（转移）的执行结果 数据相关 数据相关指流水线中下一条指令的操作数依赖于上一条指令的执行结果 （5）、使实际环境偏离理想流水线条件，导致性能下降（资源冲突）13. 简述：流水段细分的目的与流水段细分的类型，并举例说明。目的：细分只是为了分时启动不同的功能模块，并且等待几个周期后从对应的 模块取得结果，多个模块交叉重叠操作类型：1、串行流水结构 （细分功能段允许作串行多步处理，如乘除法运算） 2、并行重叠结构（ 细分功能段非串行多步处理，如存贮访问）14. 简述指令流水线中寄存器变名的作用，并举例说明。 通过修改定向寄存器IDR指针来分配OPR，可以为一个LDR在OPR寄存器组中形成多个副本举例：当指令进入执行段时，对数据寄存器A分配几个操作数寄存器OPR 假设A的初值在OPR1中，当需要修改A时给它分配一个OPR，引用A的内容变成引用A当前对应的OPR的内容；当指令按程序次序压入执行段中后，A按先后次序在执行段中形成3个副本：OPR1、OPR2、OPR3，可交换并行/并发执行15. 简述RISC处理器的技术优势。 适应流水线处理和减少指令译码延迟:需要简化指令格式和压缩指令条数，采用统一的指令格式 RISC思想适合VLSI技术:简化指令系统可以简化指令译码和控制器的结构，节省芯片面积，用于制作寄存器堆和在片Cache，减少处理机与主存之间的信息流量 RISC设计技术中，十分重视指令流的统计分析和软硬件相结合的优化编译技术16. 假设功能A通过一4段流水线S1、S2、S3和S4实现，流水线预留表如下所示，试设计一种单功能流水线控制器，避免发生流水线冲突。T1T2T3T4T5T6T7T8S1XXXS2XXXS3