一课程设计目的和任务课程设计目的：本次课程设计是在学生学习完数字电路、模拟电路、电子设计自 动化的相关课程之后进行的。通过对数字集成电路或模拟集成电路的模拟与仿真 等，熟练使用相关软件设计具有较强功能的电路，提高实际动手，为将来设计大 规模集成电路打下基础。课程设计任务：(1)设计设计一个多功能计数器。4位增1/减1计数器：当输入 信号UP等于1时计数器增1；当输入信号UP等于0时计数器减1,并且有异步 清零的功能。(2)设计一个三人表决器，判断规则为一个主裁判和两个副裁判，若主裁判同 意则可以通过，若两个副裁判同意也可以通过。二分析与设计1、设计任务与分析(1) 多功能计数器主要实现的是对计数器的控制，可以通过输入来控制计数器 的加减，清零，同时计数器为时序逻辑电路，所以必须加入时钟控制信号，通过 时钟信号的上升沿或者下降沿来控制计数。(2) 根据题目可以知道要有三个输入和一个输出，是一个简单的组合逻辑函数。 想要实现这一功能必须要列出输入和输出的逻辑关系，然后根据这一逻辑关系得 出逻辑电路，然后编出源代码进行仿真。2、设计方案论证(1) 本题设计的是4位异步清零计数器。首先是输入输出的设置，利用一个输 入控制计数器的加减计数，用另一个输入控制计数器的清零端，用脉冲信号作为 时钟信号控制计数器计数，最后输出计数值。同时还应设置进位输出端，当计数 超过十六时输出进位信号。其次是逻辑的实现，通过触发器等基本器件就可以实 现这一功能，最后是编程的实现部分，利用VHDL编程相对Verilog简单，首先 定义一个实体，规定好所有的输入输出端口，然后再定义一个结构体来实现具体 的功能，结构体中要定义时钟脉冲信号，利用多重选择结构来实现电路的功能： 首先判断rst，因为rst为异步清零端，所在选择结构的最外层，独立于elk之 外，若其有效，则直接置零，其次在脉冲有效的前提下看使能端是否有效，若有 效则可正常计数，否则不能正常计数，最后通过判断sum是否超过计数范围来看 是否有进位输出。(2) 本题设计的是主副裁判表决器。首先，三个输入共有八种组合，输出为一 个，根据这八种组合来列出真值表，得出输出和输入的函数关系，并根据这个逻 辑关系设计出电路。其次就是程序的实现，利用VHDL来实现，先定义一个实体， 列出所有的输入输出端口，然后定义一个结构体来实现具体的功能，利用选择语 句来实现，当输入的组合使得输出为1时Y置1,否则为0。3、详细设计(1)设置输入的对应关系up为计数器加减的控制端，加法计数时为1,减法 计数时为0，str为清零控制端，清零时为0，否则为1； sum为计数输出，为四 位二进制数，elk为时钟脉冲，上升沿有效，cout为进位输出，有进位输出时为 1，否则为0。列出真值表elkupstrSum3Sum2Sum1Sum0coXX000000t110001011001001100110t1101000t1101010t1101100t1101110111000011100101110100t1110110t1111000t111101011111001111111elkupstrSum3Sum2Sum1Sum0coXX000000t1111111t1111100t111101011110001110110t1110100t1110010t1110000t1101110t1101100111010101101000t1100110t1100100t1100010编译及仿真 编译结果：Quartus II - F:/QUARTUS U 6.0文(3)/up_down - up_down - Compilation Report - Flow Summary 令 File Edit View Project Assignments Processing Tools Window Helpup_down3J|!恼|匕眇心Project Navigator 弓 x|Status-i l x|abc up_down.vhdnpilatior Legal Nc Flow Sur Flow Set Flow No Flow El引 Flow Loc Analysis Fitter Assembl Timing 4Flow Summary卜Compilation Report - Flow SummaryFlow StatusQuartus II VersionRevision NameTop-level Entity NameFamilyDevi ceTiming ModelsMet timing requirementsTotal logic elementsTotal registersTotal pinsTotal virtual pinsTotal memory bitsEmbedded Multipli er 9bit elementsTotal PLLsSuccessful - Wed Oct IT 22:45:03 2012 6.0 Build ITS 04/2T/2006 SJ Full Version up_down up_downCyclone IIEP2C5F256C8FinalYesT / 4,608 ( 1 % )49 / 158 ( 6 % )00 / 119,808 ( 0 % )0/26 ( 0 % )0/2 ( 0 % )warning: Found pms functioning as undefined clocks and/or memory enablesClock elk Internal fmax is restricted to 340.02 MHz between source register count0 and destination register count3 tsu for register count3 (data pin = up, clock pin = elk) is 5.240 nstco from clock elk to destination pin Cout through register count3 is 9.035 nsLongest tpd from source pin up to destination pin Cout is 12.255 ns th for register count0 (data pin = en, clock pin = elk) is -3.927 nsQuartus II Timing Analyzer was successful. 0 errors, 1 warningQuartus II Full Compilation was successful. 0 errors, 3 warningsO OK/S : OK/S 6 &| I idie|numg System X Processing 人 Extra Info 入 Info 入 Warning 入Critical WarningError Suppressed / u Message: 0 of 183金 | | Location:For Help, press Fl仿真图见系统实施。生成逻辑图(2)设置输入输出对应关系：A代表主裁判输入，同意为1,不同意为0； B、 C代表两个副裁判的输入，同意为1,不同意为0。Y表示输出，通过为1,不通 过为0。 列出真值表ABCY00000010010001111001101111011111 得出输出逻辑函数：Y=ABC+ABC+ABC+ABC+ABC 化简逻辑函数得Y=A+BC 编译仿真结果：Quartus II - F:/QUARTUS II 6.0/biaojue - biaojue * Compilation Report - Flow SummaryFile Edit View Project Assignments Processing Tools Window HelpProject Navigator x|融 biaojue. vhdnpilatior Legal Nc Flow Sur Flow Set Flow No Flow El引 Flow Loc Analysis Fitter Assembl Timing AFlow SummaryCompilation Report - Flow SummaryFlow StatusQuartus II Versi onRevi si on NameTop-level Entity NameFamilyDevi ceTiming ModelsMet timing rejuirementwTotal logic elementsTotal regi starwTotal pinsTotal virtual pinsTotal memory bitwEmbedded Multiplier 9-bit elementwTotal FLLsSuccessful - Wed Oct IT 22:48:42 2012 6.0 Build 1T8 04/27/2006 SJ Full Version biaoj uebiaojueCyclone IIEP2C5F25BC8FinalYes1 / 4,BOS ( 1 % )04 / 158 ( 3 % )00 / 119, 808 ( 0 % )0/26 ( 0 % )0/2 ( 0 % )Quaztus II Assembler was successful. 0 errors, 1 warningWarning: Cant generate programm