第三章组合逻辑电路 3.1概述 3.2组合逻辑电路分析 33利用小规模集成电路设计组合电路 34几种常用的中规模组件 3.5利用中规模组件设计组合电路(3-2) 3.1概述逻辑电路组合逻辑电路现时的输出仅取 决于现时的输入时序逻辑电路除与现时输入有 关外还与原状态 有吴(3-3) 3.2组合逻辑电路分析输入输出之间 的逻辑关系(34)分析步骤：1由给定的逻辑图写出逻辑关系表达式。2 用逻辑代数或卡诺图对逻辑表达式进 彳亍化简。3列出输入输出状态表并得出结论。例：分析下图的逻辑功能。F =ABAB =AB + AB = AB + AB(3-5)ABF001010100111真值表同或门(3-#)F =AB相同为“I”不同为“0”例：分析下图的逻辑功能。ab(3-#)=ABA+ABB= (A + B)A + (A + B)B =AB + AB(3-7)ABF000011101110真值表异或门相同为“0”不同为T例：分析下图的逻辑功能。X(3-9)3.3组合逻辑电路设计最简单的 逻辑电路分析步1指定实际问题的逻辑含义，列出真值 表，进而写出逻辑表达式。2 用逻辑代数或卡诺图对逻辑表达式进 彳亍化简。3列出输入输出状态表并画出逻辑电路 图。(3-11)例：设计三人表决电路(A、B. C) o每人 一个按键，如果同意则按下，不同意则不按。 结果用指示灯表示，多数同意时指示灯亮， 否则不亮。1首先指明逻辑符号取“0”、的含义。三 个按键A. B、C按下时为“1”，不按时为“0”。 输出量为F,多数赞成时是否则是“0”。2 根据题意列出逻辑状态表。(3-#)(2CA)(E.E)Ai-H r-HoCJCbGJCQC3 C1H CP CJC C C3-囲扯卫呵E4 根据逻辑表达式画出逻辑图。F =AB + BC +CA(3-#)(3-15)若用与非门实现F =AB + BC +CAABC 3.4几种常用的组合逻辑组件3.4.1编码器所谓编码就是赋予选定的一系列二进制代 码以固定的含义。(1)二进制编码器将一系列信号状态编制成二进制代码O/个二进制代码a位二进制数)有2种不 同的组合，可以表示2个信号。(3-17)例：用与非门组成三位二进制编码器八线三线编码器设八个输入端为11胪八种状态，与之对 应的输出设为F八F2. F39共三位二进制数。设计编码器的过程与设计一般的组合逻辑 电路相同，首先要列出状态表，然后写出逻 辑表达式并进行化简，最后画出逻辑图。(3-#)真值表/hIs14 I516/hf3F2Fl0111111100010111111001110111110101110111101111110111100111110111011111110111011111110111F=卩2 +卩4 +厶+8 =厶打兀厶83译码器逻辑图(3-#)(2)二十进制编码器将十个状态(对应于十进制的十个代码) 编制成BCD码。十个输入|需要几位输出？四位输I19。输出：卩3 F。列出状态表如下：(3-21)状态表输入F3FiFiFoI。0000h0001h0010h0011140100I50101160110h0111Is1000h)1001(3-#)F、=S逻辑图略(3-23)3.4.2译码器译码是编码的逆过程，即将某个二进制 翻译成电路的某种状态。(1)二进制译码器将兀种输入的组合译成2种电路状态。也叫n2线译码器。译码器的输入:_组二进制代码译码器的输出：一组高低电平信号(3-#)24线译码器74LS139的内部线路i戸3(3-25)(3-#)74LS139的功能表SX1XX11110000111001101101011010111110“一”表示低电平有效。74LS139管脚图一片139种含两个24译码器|(3-27) 例：利用线译码器分时将采样数据送入计算机。总线(3-#)工作原理:（以4/1=00为例）在数字系统中，常常需要将运算结果用人们习惯的十进制显示出来，这就要用到显示译码器。|二进1显示译显示|制编码1码器器件(3-#)显示器件:常用的是七段显示器件(3-#)(3-31)显示器件:常用的是七段显示器件a b c d e f g00 1 1 0 0 0 0110 110 1显示译码器:74LS49的管脚图(3-33)输入输出DABi显示8421码1译码显示字型XXXX00000000消隐功能表（简表）完整的功能表请参考相应的参考书。(3-#)74LS49与七段显 示器件的连接：+5电极开路，必 .须接上拉电阻a b c d e f g74LS49BjDCBA+5V I I I I I(3-35)3.4.3加法器举例：计算A+B110 1+1 b 0 1 110 110(3-#)加法运算的基本规则：(1) 逢二进一。(2) 最低位是两个数最低位的相加，不需 考虑进位。(3) 其余各位都是三个数相加，包括加数. 被、加数和低位来的进位。(4) 任何位相加都产生两个结果：本位和. 向高位的进位。(3-37)(1)半加器：半加运算不考虑从低位来的进位 A加数；B被加数；S本位和； C进位。真值表ABCS0000010110011110(3-#)(3-39)逻辑图逻辑符号ABA半B器S c真值表ABcs0000010110011110S = AB + AB = A BC = AB(#)(2)全加器:相加过程中，既考虑加数、被加数又考虑低位的进位位。aH加数；方被加数；0“低位的进 位；s”本位和；c进位。逻辑状态表见下页(341)5bnn-JSnCn0000000110010100110110010101011100111111片=(a“b“ +anbH上心十”方” 仇)cn_x5 = (a“b“ +aHb 上心 +a“b“(#)Sn =(q0” +altbn 5 +(anbn +anbn )cn_75 = (a & +a 血 X,-i +A半加和：s =anbn +a“ =afl s =anbn +a,0所以：-片=sc M_, + sc5 =sc.anbH(3#)逻辑图逻辑符号(343)an 全Shbtl加C器Cn全加 器SN74LS183的 管脚图2厂ucc 2au 2叽如】2“ 2snn n n n n n nSN74H832(#)1 LI LI LI LI LI LI% lbH cncn GND(3-45)应用举例：用一片SN74LS183构成两位串行 进位全加器。其它组件:SN74H83四位串行进位全加器。SN74283-四位超前进位全加器。(347)3.4.4数字比较器比较器的分类：(1) 仅比较两个数是否相等。(2) 除比较两个数是否相等外，还要比 较两个数的大小。第一类的逻辑功能较简单，下面重点介绍第二类比较器。(3#)(0S-)ffV = “0 卩”av+av = (iff = v993V = uffva=vffva=vavaV黠湃帀郭暮科一 (I)