第一章 设计指标1.1 设计要求.1.2 硬件环境.第二章 系统概述 2.1设计思想. 2.2可行性论证. 2.3各功能的组成 2.4总体工作过程第三章 单元电路设计与分析 3.1各单元电路的选择 3.2设计及工作原理分析第四章 电路的组构与调试 4.1 遇到的主要问题. 4.2 现象记录及原因分析. 4.3 解决措施及效果 4.4 功能的测试方法、步骤、设备、记录的数据第五章 结束语 5.1对设计题目的结论性意见及进一步改进的意向说明. 5.2 总结设计的收获与体会. 附图(电路总图)参考文献第一章 设计指标 1.1 设计要求（1）系统允许投入0.5元和一元2种硬币，售出面值2元的邮票。 （2）当硬币投入后，系统用七段LED数码管显示已投入的累计币值。（3）当投币累计等于2元是，输出邮票；大于2元时，输出邮票并找零。 （4）输出信号有效电平维持3秒时间，输出信号无效后回到初始状态（累计币值为0），输出信号期间不能再投币。 （5）输出信号有效时蜂鸣器以0.5秒鸣响,0.5秒间隔的方式发出提示音，输出邮票是蜂鸣器的鸣响频率为1KHz，输出邮票并找零时蜂鸣器的鸣响频率为2KHz。 （6）为保证系统上电时处于初始状态，设置一个状态复位键。 1.2.硬件环境控制系统以FPGA实现，用两个脉冲按键分别模拟投入0.5元和1元两种硬币，用两个发光二极管分别指示输出邮票和找零。累计币值用两个七段LED数码管显示，显示方式由所使用的FPGA开发装置电路结构决定。 第二章 系统概述 2.1设计思想投币式自动售货机的主要功能是累计投入的币值并作出判断，所以要求电路具有记忆功能，数字电路中的时序逻辑单元电路能够运用电路“状态”记忆输入信号的变化历程，因此本设计的基本思路是由触发器构成的时序“状态机”。存储电路可采用D触发器或JK触发器实现；组合电路可选择逻辑门、数据选择器或存储器（ROM）实现系统需要记忆的累计币值最多可能有6种情况，因此状态数可能达到6个。投币式自动销售机可以采用输出受输入信号和电路状态同时控制的米利型时序电路实现，也可以采用输入信号仅控制电路状态转换，而输出由状态控制的莫尔型时序电路实现。前者所需的状态数少，后者的输出信号与系统触发时钟同步。 2.2可行性论证 本实验的状态机的激励控制方式有多种方案。 方案一：逻辑门实现 根据组合逻辑模块的输入、输出的逻辑关系列出真值表，写出各输出函数表 达式并化简，如果有逻辑门类型的限制则根据要求变换逻辑关系，然后由逻辑函数式画出逻辑图。 实现电路如下： 方案二:数据选择器方式 方案三：只读存储器方式 存储电路采用存储器（ROM）实现 就是本实验所用的方法。本方案使电路大大简化，对初学者非常实用. 下面有详细的说明。 2.3各功能的组成系统电路根据控制功能可分为：状态与状态码确定、输入信号处理、定时电路、状态机的组合逻辑、累计币值显示电路。1、 各模块的主要功能：（1） 状态机采用米利型时序电路，四种币值累计需要四个状态记忆。设定状态A为厨师状态币值累计为0元；状态B表示投入币值累计0.5元；状态C表示已累计1元；状态D表示已累计1.5元；输入0.5元，输出邮票，投入1元，输出邮票并找零投入1 元，输出邮票投入1 元 A B C D无币投入投入0.5 元无币投入投入0.5 元投入0.5 元无币投入无币投入（2）输入信号处理，本设计采用两个按键分别模拟两种不同币值的硬币，产生两路开关量脉冲信号。选择合适的逻辑门可将两路脉冲综合为一路，采用数字单稳态电路对信号进行同步化处理，既能消除按键抖动，又可将综合后的投币信号M归化为宽度是一个CP脉冲周期的状态触发信号Y。（3）定时电路，采用定时计数器产生，系统进入状态E或F时允许循环周期为3秒的定时计数器开始计时，当定时时间到时计数器产生溢出信号Co触发状态转换。(4)状态机的组合逻辑部分，可以采用只读存储器ROM实现，根据状态编码，可列出系统的状态转移表。根据状态转移表以及ROM的输入，输出连接关系可建立ROM的数据存储器表。 A3 A2 A1 A0 16*4 ROM q3 q2 q1 q0 D1 Q1 D0 Q0X1X2CPZ2Z1 2.4总体工作过程 参考设计原理框图如下： 第三章 单元电路设计与分析 3.1各单元电路的选择 （1）、信号处理电路 如图所示的数字单稳态触发电路可以实现对信号宽度的整形功能。输入信号x1 , x2为高电平后的第一个CP的上升沿时out1和out2回到低电平。所以当x1,x2的正脉冲宽度大于一个CP周期时，out1，out2输出的是一个与CP同步，宽度恒定为1个CP周期（与x1,x2宽度无关）的正脉冲。 另外本电路还加了一个清零端E，能实现定时3s的功能。 （2） 、定时控制电路 仿真结果：采用同步置数法。置数法是通过控制同步置数端LD和预置输入端DCBA来实现模M计数器。由于置数状态可在N个状态中任选，因此实现的方案很多。我选择了同步置0法（使用前M个状态计数）来实现输出3S的信号。选用S0,S1，S2，S3共4个状态计数，计到S3状态时使LD=0，等下一个CP来到时置0，即返回S0状态。虽是模4的计数器，但当S3到达时3S引脚就会立即输出一个低电平信号，实现到达3s时停止计数，当然，定时3S还要靠时能端P. T 配合控制的。（3） 状态机电路触发器的每个激励和电路的每个输出都由存储器的一位数据输出控制端控制，存储器的地址由电路的输入X和状态机的状态变量Q控制。所以，若用只读存储器ROM实现组合逻辑模块，存储器的地址码位数是i+n，输出数据位数是j+m，存储容量是(j+m)*(i+n)。存储器中每个单元的存储内容是对应电路输入和状态机现态某个组合时的次态和输入逻辑值，所以，存储器中存储的信息就是逻辑状态表。若用ROM实现米利型状态机的组合逻辑关系，ROM的容量为16*4，地址码和数据各为4位。如果以电路输入X2X1和触发器Q1Q0控制ROM的地址A3A0，ROM的数据输出q3q0控制电路输出Z2Z1和触发器激励D1D0，根据状态转移表可列ROM的存储数据表如下图：状态机电路如上图。由于ROM的地址受输入信号控制，当输入改变时ROM的输出必须马上作出响应，以使状态机的触发脉冲有效时正确的激励信号已建立，所以在建立ROM器件时可以不设置端口控制时钟。如果器件型号限定始终必选，则时钟频率应远高于状态机的触发时钟频率，使ROM的输出延时可以忽略，呈组合逻辑特性。本电路加入了一个清零端，能手动清零复位。 （4）、显示译码动态扫描控制和累计币值显示电路subdesign yimaqi (data_in3.0 :input;a,b,c,d,e,f,g :output;)begintabledata_in3.0 =a,b,c,d,e,f,g; b0000 =1,1,1,1,1,1,0; b0001 =0,1,1,0,0,0,0; b0010 =1,1,0,1,1,0,1; b0011 =1,1,1,1,0,0,1; b0100 =0,1,1,0,0,1,1; b0101 =1,0,1,1,0,1,1; b0110 =1,0,1,1,1,1,1; b0111 =1,1,1,0,0,0,0; b1000 =1,1,1,1,1,1,1; b1001 =1,1,1,1,0,1,1; b1010 =1,1,1,0,1,1,1; b1011 =1,0,0,1,1,1,0; b1100 =0,0,0,1,1,1,0; b1101 =1,1,0,0,1,1,1; b1110 =0,1,1,1,0,1,1; b1111 =0,0,0,0,0,0,0; end table; end; 根据动态扫描显示电路设计改编，由于第一位的数码管只需要显示0和1这两个数字，所以输入端A1只需要0000和0001两种状态；第二个数码管只需要显示0和5这两个数字，所以输入端A2只需要0000和0101两个状态；第三，四位数码管需全灭，所以保持全1状态即可。（5） 、分频电路 首先设计一个分频器，采用7490构成5421BCD码十进制计数器实现十分频电路，将FPGA开发装置上的基准时钟OSC分成10MHZ1MHZ及2KZ共9个脉冲信号。（6） 输出控制 Z1表示输出邮票，Z2表示输出邮票又找零。当Z1=1，Z2=0时，选择C1输出，即输出1KHZ信号；当Z1=0，Z2=1时，选择C3输出，即输出2KHZ信号。当然蜂鸣器由本电路的OUT端和1hz脉冲共同控制，这样能实现间隔鸣叫的效果。 3.2设计及工作原理分析第四章 电路的组构与调试4.1 遇到的主要问题 1、数码管显示乱码 2、按键模拟投币后数码管显示一段时间后又清零 3、出邮票时不能锁住按键输入。 4、按键不能复位 5、系统没有通4.2 现象记录及原因分析 1、按键后数码管显示含有除了0,1,5之外的数字，并且有一定的规律，比如含有8，或9. 这是由于译码器编程时赋值有错误，属于编程错误。 2、按键模拟投币后数码管显示一段时间后又清零，比如，按0.5元的按键，数码管显示0.5过以后数码管又变成0.0,。这是由于D触发器的清零端连接的问题，当按键后3s显示正常，但3s后就会清零，因为我发现D触发器的清零端连接到3s的输出端了。所以3S后就会复位（变成0.0）. 3、投币到2元后就会出邮票，这个期间再按键数码管还会变化