北邮数字电路与逻辑设计实验报告北京邮电大学数字电路与逻辑设计实验报告学院：班级：姓名：学号：实验一QuartusII原理图输入法设计与实现、实验目的:(1)熟悉QuartusII原理图输入法进行电路设计和仿真；掌握QuartusII图形模块单元的生成与调用；(3)熟悉实验板的使用；二、实验所用器材：计算机；直流稳压电源；(3)数字系统与逻辑设计实验开发板。三、实验任务要求(1)用逻辑门设计实现一个半加器，仿真验证其功能，并生成新的半加器图形模块单元。(2)用(1)中生成的半加器模块和逻辑门设计实现一个全加器，仿真验证其功能,并下载到实验板测试，要求用拨码开关设定输入信号，发光二极管显示输出信号。(3)用3线-8线译码器(74LS138)和逻辑门设计实现函数，仿真验证其功能,并下载到实验板测试。要求用拨码开关设定输入信号，发光二极管显示输出信号。四、实验原理图及仿真波形图(1)半加器半加器原理图仿真波形仿真波形图分析：根据仿真波形对比半加器真值表，可以确定电路实现了半加器的功能。但我们也可以发现输出SO出现了静态功能冒险，要消除该冒险可以加入相应的选通脉冲。(2)全加器全加器原理图国M2仿真波形仿真波形图分析：根据仿真波形对比半加器真值表，可以确定电路实现了全加器的功能(2)741383线-8线译码器原理图m hACJDs,AolMJILT工口口、仿真波形图仿真波形图分析；当且仅当ABC输入为000、010、100、111时,F=1,可知电路实现了函数。实验二用VHD改计与实现组合逻辑电路一、实验目的：(1)熟悉用VHDL言设计时序逻辑电路的方法；(2)熟悉用QuartusII文本输入法进行电路设计;(3)熟悉不同的编码及其之间的转换。二、实验所用器材：(1)计算机;(2)直流稳压电源；(3)数字系统与逻辑设计实验开发板。三、实验任务要求(1)用VHDL语言设计实现一个共阴极7段数码管译码器；(2)用VHDLS言设计一个8421码转余三码的代码转换器；(3)用VHDL言设计设计一个四位2进制奇校验器。四、实验代码及仿真波形图数码管译码器LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYshumaguanyimaqiISPORT(A:INSTD_LOGIC_VECTOR(3DOWNTO0);B:OUTSTD_LOGIC_VECTOR(6DOWNTO0);C:OUTSTD_LOGIC_VECTOR(5DOWNTO0);ENDshumaguanyimaqi;ARCHITECTUREencoder_archOFshumaguanyimaqiISBEGINPROCESS(A)BEGINCBBBBBBBBBBBBBBBBBBBBBB=ZZZZ;ENDCASE;ENDPROCESS;ENDtrans_ex3;仿真波形图5.34uf如射5i39 w13 出仿真波形分析：8421码转换余三码，由0111转换成为了1010可以看出功能已经实现，仿真验证了代码功能正确。奇校验LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYjxhjijiaoyanISPORT(A:STD_LOGIC;B:STD_LOGIC;C:STD_LOGIC;D:STD_LOGIC;F:OUTSTD_LOGIC);ENDjxhjijiaoyan;ARCHITECTUREoneOFjxhjijiaoyanISSIGNALn1,n2:STD_LOGIC;BEGINn1=AXORB;n2=n1XORC;F11EHAi电|piaM,全mMhmI*#31WIM|-HMCI.IM.1A41LIfMKMMl割耳Rhl于叩*可uMM.%u5匚上口二j111J:LLr文*-1bctFQitbJiDi1L-_.ii.一.一ij.rVlIL仿真波形分析：当ABCD为1111时，输出F为0,ABCD为1110时，输出F为1,可见奇校验功能得以实现。实验三用VHD段计与实现时序逻辑电路一、实验目的：(1)熟悉用VHDL言设计时序逻辑电路的方法；(2)熟悉用QuartusII义本输入法进行电路设计；(3)熟悉不同的编码及其之间的转换。二、实验所用器材：(2)直流稳压电源；(3)数字系统与逻辑设计实验开发板。三、实验任务要求(1)用VHDL语言设计实现一个8421十进制计数器;(2)用VHDLS言设计一个分频器；(3)将(1)、(2)和数码管译码器3个电路进行连接，并下载到实验板显示计数结果。四、实验代码及仿真波形图8421十进制计数器LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYjxhshijinzhijishuqiISPORT(clk,reset:INSTD_LOGIC;q:OUTSTD_LOGIC_VECTOR(3DOWNTO0);ENDjxhshijinzhijishuqi;ARCHITECTUREaOFjxhshijinzhijishuqiISSIGNALq_temp:STD_LOGIC_VECTOR(3DOWNTO0);BEGINPROCESS(clk,reset)BEGINIFreset=0THENq_temp=0000;ELSIFclkEVENTANDclk=1THENIFq_temp=1001THENq_temp=0000;ELSEq_temp=q_temp+1;ENDIF;ENDIF;ENDPROCESS;q=q_temp;ENDa;仿真波形图电0#(wdnD*BsmxIft*0HnnWtML1|与1SkiriMteJai-BWhtlWHIMrMOHnn_h|PM*iIfi.H-TH-：i-U|-I尸r六W-V一不Rrfrt-e3；0I_ErSu.仿真波形图分析：8421十进制计数器随着时钟的信号进行计数，restart是复位，当复位为零的时候计数器重新计数。根据仿真结果来看，8421十进制计数器功能得以实现。分频器LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYjxhfenpinqiISPORT(clk:INSTD_LOGIC;clea匚INSTD_LOGIC;clk_out:OUTSTD_LOGIC);ENDjxhfenpinqi;ARCHITECTUREaOFjxhfenpinqiISSIGNALtemp:INTEGERRANGE0TO11;BEGINp1:PROCESS(clear,clk)BEGINIFclear=0THENtemp=0;ELSIFclkEVENTANDclk=1THENIFtemp=11THENtemp=0;ELSEtemp=temp+1;ENDIF;ENDIF;ENDPROCESSp1;p2:PROCESS(temp)BEGINIFtemp6THENclkout=0;ELSEclk_out=1;ENDIF;ENDPROCESSp2;ENDa;仿真波形仿真波形分析：分频器将频率分开，置零端正常工作，根据仿真波形可以看出来，分频器的功能得以正常实现。组合电路LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYjxhfenpinqiISPORT(clk:INSTD_LOGIC;clkout:OUTSTDLOGIC);ENDjxhfenpinqi;ARCHITECTUREbehaveOFjxhfenpinqiISSIGNALtemp:INTEGERRANGE0TO24999999;SIGNALclktmp:STD_LOGIC;BEGINPROCESS(clk)BEGINIFclkeventANDclk=1THENIFtemp=24999999THENtemp=0;clktmp=NOTclktmp;ELSEtemp=temp+1;ENDIF;ENDIF;ENDPROCESS;clk_out=clktmp;ENDbehave;LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYjxhshijinzhiISPORT(CLK,CLEAR:INSTD_LOGIC;Q:OUTSTD_LOGIC_VECTOR(3DOWNTO0);ENDjxhshijinzhi;ARCHI