电子课程设计数字钟 学院 ： 电子信息工程学院 专业、班级： 电子131502班 姓名 ： 李泓 学号 ： 201315020213 指导教师 ： 黄庆彩 2015年12月24日目录第一章 设计任务与要求.2第二章 总体框图.22.1、设计方案一.3 2.2、设计方案二.3 2.3、方案确定.3第三章 选择器件.3 3.1、555定时器.3 3.2、计数器74LS160.5 3.3、译码器74LS47.6 3.4、七段共阳数码管.7 3.5、六非门74LS04.8 3.6、四2输入与门74LS08.8 3.7、四2输入或门74LS32.8第四章 功能模块.8 4.1、利用555定时器产生秒脉冲和调时连续脉冲.9 4.2、0059六十进制计数器设计.9 4.3、0023二十四进制计数器设计.11 4.4、整点报时电路.114.5、调时电路.124.6、数字实验箱上验证所模块的功能.12第五章 总体设计电路图.13 5.1、电路整体工作情况.13 5.2、硬件实验结果.15 5.3、电路改进.161数字钟一、设计任务与要求用中小规模集成电路设计一台能显示时、分、秒的数字钟。1、 秒、分为0059六十进制计数器。2、 时为0023二十四进制计数器。3、 具有校时功能，可手动校正：能分别进行秒、分、时的校正，只要将开关置于手动位置，可分别对秒、分、时进行连续脉冲输入的校正。4、 具有整点报时功能：整点报时电路要求在每个整点时鸣叫一次。二、总体框图整点报时秒显示时显示分显示译码器译码器译码器60进制计数器24进制计数器60进制计数器正常时钟信号数据选择器调时连续脉冲控制电路图2-1 数字钟原理框图基本原理为用十进制计数器分别构成两个0059六十进制的计数器与一个0023的二四进制计数器来实现秒、分、时的功能。通过译码器将信号送入数码管实现时间的显示。用分计数器的进位信号来控制蜂鸣器的工作状态，实现整点报时功能。将正常的时钟信号与调时用的连续脉冲信号送入二选一的数据选择器，再由开关电路控制两信号的传输情况，实现连续脉冲调时功能。2.1、方案一 将32.768KHz的晶振产生的信号通过十四进制计数器进行十四分频再经过D触发器二分频产生1Hz秒信号。用十进制计数器74LS160级联分别构成秒、分、时计数模块，用4511芯片译码驱动七段液晶显示器。调时用的连续脉冲信号可由十四进制计数器十二分频提供。用多路数据选择器74LS151来为正常时钟信号和调时脉冲提供通道，用开关和优先编码器控制。用NPN型三极管与蜂鸣器组成报时电路。2.2、方案二 用两个555定时器分别构成1Hz的秒脉冲发生器和7.5Hz的连续调时脉冲。用十进制计数器74LS160级联分别构成秒、分、时计数模块，用译码器74LS47驱动七段共阳数码管。用与门与或门构成二选一数据选择器，用开关控制。用NPN型三极管与蜂鸣器组成报时电路。2.3、方案确定 两个方案都有各自的好处，用晶振产生的秒信号稳定且比较精确，555定时器产生的秒脉冲虽然受电阻、电容的影响，产生的信号虽没有晶振精确，但能用实验箱进行硬件实现。方案一中译码显示部分也由于硬件限制不便于实现。比较两方案的数据选择方式，前者用集成芯片设计要想实现秒、分、时的校正，需要三片74LS151，照成资源浪费。后者用门电路直接设计简单实用。基于实验箱硬件可实现性，选用方案二。三、 选择器件表3-1器件选择元件名称元件个数555定时器274LS160674LS476七段共阳数码管674LS04174LS08374LS3213.1、555定时器555定时器是一种应用极为广泛的中规模集成电路。该电路使用灵活、方便，只需外接少量的阻容元件就可以构成单稳、多谐和施密特触发器。通常，双极型定时器具有较大的驱动能力，而CMOS定时器具有低功耗、输入阻抗高等优点。555定时器工作的电源电压很宽，并可承受较大的负载电流。双极型定时器电源电压范围为516V，最大负载电流可达200mA；CMOS定时器电源电压范围为318V，最大负载电流在4mA以下。555定时器内部结构的简化原理图如图3-1所示。它由3个阻值为5k的电阻组成的分压器、两个电压比较器C1和C2、基本RS触发器、放电三级管VT以及缓冲器G4组成。 图3-1-1 555定时器内部结构框图和符号图比较器C1的反相端是阈值输入端；若同相端不外接控制信号,则是电阻分压得到的参考电压(2/3)Vcc。比较器C2的同相端是触发端；反相端是电阻分压得到的参考电压(1/3)Vcc。当放电晶体管VT导通时，放电端与地相连。在复位端加低电平信号，锁存器复位，可以使Vo输出低电平。正常工作时，复位端应加高电平。控制端所加电压可以改变比较器C1同相端、比较器C2反相端的电压值，因此也改变比较器C1反相端的阈值电压和比较器C2同相端的触发电压。若控制端不外接电压，则比较器C1同相端电压为(2/3)Vcc，比较器C2反相端电压为(1/3)Vcc。若复位端为高电平，则输入信号VI1、VI2与输出状态之间关系如下所述。阈值电压VI1(2/3)Vcc，触发端电压VI2(1/3)Vcc，锁存器的R端为低电平 ，S为高电平，锁存器输出Q为0，放电管导通，输出Vo为低电平。阈值电压VI1(1/3)Vcc，锁存器的R端为高电平 ，S为高电平，锁存器输出Q保持不变，放电管维持原状不变，输出状态不变。阈值电压VI1(2/3)Vcc，触发端电压VI2(2/3)Vcc，触发端电压VI2(2/3)Vcc(1/3)Vcc10导通(1/3)Vcc1保持保持(2/3)Vcc(2/3)Vcc(1/3)Vcc11截止3.2、计数器74LS160160为可预置的十进制同步计数器，其清除端是异步的。当清除端CLR为低电平时，不管时钟端CLK状态如何，即可完成清除功能。 图3-2-1 74LS160内部结构框图和符号图TC(RCO) 进位输出端CEP(ENP) 计数控制端Q0Q3(QAQD)输出端CET(ENT) 计数控制端CP(CLK) 时钟输入端（上升沿有效，Multisim中为下降沿有效）/MR(CLR) 异步清除输入端（低电平有效）/PE(LOAD)同步并行置入控制端（低电平有效）P0P3(AD) 同步并行置入端当计数始能端ENP与ENT同时有效即同为高电平，以及清零端CLR、置数端LOAD无效时，160在时钟下降沿作用下循环计数，范围为09。在计数过程中若ENP与ENT中任意一个无效或同时无效，160会退出计数状态进入保持状态。若在计数过程中，停止提供时钟信号，160也会进入保持状态。160具异步清零功能，即当要实现十进制内的0M进制计数器时可以将计到M+1时的输出信号通过与非门反馈给清零端。其清零信号不受时钟端CLK的影响，计到M+1时立即清零，M+1这个数就像没出现过一样。160具同步置数功能，即当要实现十进制内的0M进制计数器时可以将计到M时的输出信号通过与非门反馈给置数端。其置数端受时钟CLK的控制，当计到M这个数时为置数端提供了一个低电平，但需要等到CLK有下降沿时160才会置零。若要实现大于十进制的计数器，可以按需要将多片160级联起来，可以用同步级联或异步级联。同步级联为所有160都用同一CLK信号，低位的进位信号为高位的计数始能。异步级联为所有160计数始能都有效，低位的进位信号为高位的CLK信号。表3-2-1 7