EDA设计论文 题 目 基于VHDL秒表设计 学 院 信息科学与工程学院 专 业 电子信息工程 班 级 XXXXXX 学 号 XXXXXX 姓 名 XXXXXX 指导教师 XXXXXX 职称 讲师 2011年12月21日摘要：在科技高度发展的今天，集成电路和计算机应用得到了高速发展。尤其是计算机应用的发展。它在人们日常生活已逐渐崭露头角。大多数电子产品多是由计算机电路组成。而且将来的不久他们的身影将会更频繁的出现在我们身边。各种家用电器多会实现微电脑技术。电脑各部分在工作时多是一时间为基准的。本文就是基于计算机电路的时钟脉冲信号、状态控制等原理设计出的数字秒表。秒表在很多领域充当一个重要的角色。在各种比赛中对秒表的精确度要求很高，尤其是一些科学实验。关键字EDA 秒表设计 VHDL语言 引言：1、VHDL语言VHDL(Very High Speed Integrated Circuit Hardw are Description Language，超高集成电路硬件描叙语言)诞生于1982年，是由美国国防部开发的一种快速设计电路的工具，目前已经成为IEEE(The Institute of Electrical and Electronics)的一种工业标准硬件描叙语言。VHDL主要用于描述数字系统的结构、行为、功能和接口，非常适合用于可编程逻辑芯片的应用设计。除了含有许多具有硬件特征的语句外，VHDL的语言形式和描述风格与句法十分类似于一般的计算机高级语言。VHDL的程序特点是将一项工程设计，或称为设计实体（可以是个元件、电路模块或一个系统）分成外部（或称可示部分，即端口）和内部（或称为不可视部分，即结构体）两部分，外部负责对设计实体和端口引脚命名和说明，内部负责对模块功能和算法进行描述。在对一个设计实体定义了外部界面后，一旦其内部结构、功能开发完成，即可生成共享功能模块，这就意味着，在顶层综合或其他设计中可以直接调用这个实体模块。VHDL具有较强的行为描述能力，可避开具体的器件结构，从逻辑功能和行为上进行描述和设计。2、 Quartus6.0简介 Quartus II 是Alera公司推出的一款功能强大，兼容性最好的EDA工具软件。该软件界面友好、使用便捷、功能强大，是一个完全集成化的可编程逻辑设计环境，具有开放性、与结构无关、多平台完全集成化丰富的设计库、模块化工具、支持多种硬件描述语言及有多种高级编程语言接口等特点。 Quartus II是Altera公司推出的CPLD/FPGA开发工具，Quartus II提供了完全集成且与电路结构无关的开发包环境，具有数字逻辑设计的全部特性，包括：可利用原理图、结构框图、VerilogHDL、AHDL和VHDL完成电路描述，并将其保存为设计实体文件；芯片平面布局连线编辑；功能强大的逻辑综合工具；完备的电路功能仿真与时序逻辑仿真工具；定时/时序分析与关键路径延时分析；可使用SignalTap II逻辑分析工具进行嵌入式的逻辑分析；支持软件源文件的添加和创建，并将它们链接起来生成编程文件；使用组合编译方式可一次完成整体设计流程；自动定位编译错误；高效的期间编程与验证工具；可读入标准的EDIF网表文件、VHDL网表文件和Verilog网表文件；能生成第三方EDA软件使用的VHDL网表文件和Verilog网表文件。3、Quartus II软件设计流程（1) 打开Quartus II软件。（2) 选择路径。注意：工作目录名不能有中文。（3) 添加设计文件。（4) 选择FPGA器件。Family选择Cyclone，240，8。（5) 建立原理图或用VHDL语言描述设计电路。（6) 对原理图或用VHDL语言进行编译，无误后进行添加信号。（7) 对上述电路进行仿真。（8) 进行管脚分配。（9) 全局编译。（10) 采用JTAG或AS模式进行下载测试。Quartus II软件运行界面4、可编程逻辑器件简介 FPGA是英文Field Programmable Gate Array的缩写，即现场可编程门阵列，它是在PAL、GAL、EPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。 FPGA采用了逻辑单元阵列LCA（Logic Cell Array）这样一个新概念，内部包括可配置逻辑模块CLB（Configurable Logic Block）、输出输入模块IOB（Input Output Block）和内部连线（Interconnect）三个部分。FPGA的基本特点主要有：（1）采用FPGA设计ASIC电路，用户不需要投片生产，就能得到合用的芯片。 （2）FPGA可做其它全定制或半定制ASIC电路的中试样片。（3）FPGA内部有丰富的触发器和IO引脚。（4）FPGA是ASIC电路中设计周期最短、开发费用最低、风险最小的器件之一（5）FPGA采用高速CHMOS工艺，功耗低，可以与CMOS、TTL电平兼容。 课程设计的内容：利用VHDL语言设计基于计算机电路中时钟脉冲原理的数字秒表。该数字秒表能对0秒59分59.99秒范围进行计时，显示最长时间是59分59秒。设计了复位开关和启停开关。复位开关可以在任何情况下使用，使用以后计时器清零，并做好下一次计时的准备。当计时达到59分钟59秒后，蜂鸣器响6声。EDA设计方法及其设计过程：1、设计规划 本系统设计采用自顶向下的设计方案，系统的整体组装设计原理图如图所示，它主要由控制模块、时基分频模块，计时模块和显示模块四部分组成。各模块分别完成计时过程的控制功能、计时功能与显示功能。数字秒表计时控制电路控制状态机计时电路显示电路时基分频电路计数器六十进制计数器扫描电路七段译码器一百进制计数器 系统组成框图2、系统的总体设计（1）、顶层电路设计 数字秒表的顶层电路图运用自顶向下的设计思想，将系统按功能逐层分割的层次化设计方法。在顶层设计中，要对内部各功能块的连接关系和对外的接口关系进行描述。 顶层电路图主控电路计 时 电 路（2）、数字秒表系统原理框图 CLK按 键 分频电路 报警控制七 段数 码管 译码电路七段数码管蜂鸣器 数字秒表系统原理框图3、各模块源程序（1）、时基分频模块时基分频模块的作用把输入时钟信号变为分频输出信号。 library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity divider isport (clk,clr:in std_logic; q:out std_logic);end;architecture one of divider isbegin process(clk)variable count:integer range 0 to 24999;beginif clr=1 thenq=0;elsif clkevent and clk=1 thenif count=24999 then count:=0; q=1; else count:=count+1; q=0; end if;end if;end process;end;（2）、计时模块计时模块执行计时功能，计时方法和计算机一样是对标准时钟脉冲计数。他是由四个十进制计数器和俩个六进制计数器构成，其中毫秒位、十毫秒位、秒位和分位采用十进制计数器，十秒位和十分位采用六进制计数器。、十进制计数器 library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity count10 is port (clk,clr,start: in std_logic; q: buffer std_logic_vector(3 downto 0); co: out std_logic ); end count10;architecture one of count10 isbeginprocess(clk,clr,start)beginif clr=1 then q0); co=0;elsif clkevent and clk=1 then if start=1 then if q=1001 then q=0000; co=1; else q=q+1; co=0; end if; end if;end if;end process;end; 、六进制计数器 library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity count6 is port (clk,clr,start: in std_logic; q: buffer std_logic_vector(3 downto 0); co: out std_logic ); end count6;architecture one of count6 isbeginprocess(clk,clr,start)beginif clr=1 then q0); co=0;elsif clkevent and clk=1 then