开题报告8051算术逻辑运算单元设计一、 选题的目的和意义随着超大规模集成电路技术的发展，芯片规模己从万门集成发展到现在的百万门、千万门集成；设计周期从以前的18个月缩短到目前的6个月甚至更短，因此IC设计的复杂度大大上升，设计的任务变得更加艰巨。同时IC制造的特征尺寸己达到0.1微米，芯片集成度已至G规模，可以将整个系统集成到一个芯片，因此今天的IC正向SOC的方向转变1。另外，IC的更新换代加快，设计升级的周期缩短，以前的单元库远远不能满足复杂电路对设计的要求，IC设计的开发已成为集成芯片市场扩大的“瓶颈”。在这种IC的几何尺寸变得越来越小、集成密度越来越高、集成的功能越来越强、开发周期越来越短的情况下，开发可重复利用的基本电路功能模块的方法，即IP应运而生。简单地说，IP是指在电子设计中预先开发的用于SOC设计的可复用功能模块，系统设计者进行一个复杂设计的过程很像以前构造一块PCB一样，从市场上采购IP功能模块，然后在一块芯片上有效集成，从而构成一个功能强大的系统，即SOC。IP（Intellectual Property）是目前电子技术中的一个新技术，其含义是知识产权。它为SOC的设计提供了有效途径，是SOC的技术的支撑3。在国家高技术研究发展863计划中，SOC作为微电子重大专项已列入了信息技术领域的重大专项启动项目中，在若干关键IP核的开发、软硬件协同设计、IP复用、VDSM设计、新工艺新器件等方面都布置了预研性课题。其中IP核的设计和制造是SOC技术中最为关键的部分，CPU的IP核是构成SOC技术的核心，开发出具有自主知识产权的CPU IP核对我国在电子设计技术方面跟上世界先进的步伐，提高信息产业在世界上的核心竞争力和效益都具有重大意义。在国内，基于SOC的CPU设计研究很少有人涉足。虽然市场上应用较为广泛的微控制器、嵌入式处理器、计算机中的CPU等都有了很成熟的产品，但这些产品主要靠从国外引进，技术基础比较薄弱4。中芯微系统公司生产出我国第一个具有自主知识产权的实用化32位嵌入式CPU芯片“方舟一号”，这表明我国的RISC CPU设计在嵌入式领域达到了先进水平。我国信息产业从此告别了无“芯”的时代。这是我国在CPU设计走出的第一步。虽然取得了很大的成绩，但是也应看到与国际先进水平还有一定差距。在国外，SOC的IP核研究发展速度极决，技术日趋成熟。对于CPU的研究设计更是领先于国内几十年。而且CPU的处理能力提升很快，由8位、16位升级到32位与64位，掌上电脑、PDA、电脑手机、电脑汽车等新产品层出不穷，产业规模日益壮大。而基于FPGA的CPU设计及实现技术更被许多高等学院列为重点研究项目，也取得了很大的研究成果。现在很多实验室正从事家电产品的研发，把片上系统应用到家电产品中可以降低成本，减小体积和功耗，同时还具有很好的保密性5。由于很多实验室以前都是基于MCS51产品的开发，所以开发MCS51的IP核具有很好的应用前景。二、国内外发展动态和趋势1.片上系统SOC及其设计近10年来，无论是消费类产品如电视、录像机，还是通信类产品如电话、网络设备等，这些产品的核心部分都开始采用芯片作为它们的“功能中枢”，这一切都是以嵌入式系统技术得到飞速发展作为基础的。SOC（System On Chip，片上系统）是ASIC（Application Specific Integrated Circuits）设计方法学中的新技术，是指以嵌入式系统为核心，以IP复用技术为基础，集软、硬件于一体，并追求产品系统最大包容的集成芯片。狭义些理解，可以将它翻译为“系统集成芯片”，指在一个芯片上实现信号采集、转换、存储、处理和I/O等功能，包含嵌入软件及整个系统的全部内容；广义些理解，可以将它翻译为“系统芯片集成”，指一种芯片设计技术，可以实现从确定系统功能开始，到软硬件划分，并完成设计的整个过程。片上系统SOC设计与传统的设计方法不同，在设计开始阶段并不一定需要具体的单片微控制器（MCU）和开发系统（仿真器）以及带有外围电路的线路板来进行调试，所需要的只是由集成电路制造厂家提供的用HDL描述的MCU核和各种外围器件的HDL模块。设计人员在EDA工具提供的虚拟环境下，不但可以编写和调试汇编程序，也可以用HDL设计、仿真和调试具有自己特色的快速算法电路和接口，并通过综合和布线工具自动转换为电路结构，与制造厂家的单元库、宏库及硬核对应起来，通过仿真验证后，即可投片制成专用的片上系统（SOC）集成电路。MCU的开发需要开发系统，开发系统通常以PC机为基础，运用开发系统厂商提供的软件和仿真器就可以针对MCU所编写的汇编进行编译和调试，并可以把编译后的机器代码下载到样机系统中运行和调试。数字SOC的设计方法与此很相近，所不同的是我们在做仿真时往往用1个MCU的核来代替真正的MCU。MCU可以是运行在某种FPGA上的固核（Firm Core）或某种ASIC工艺的硬核或是用HDL语言描述的可综合（或不可综合）的软核（或虚拟模块）。调试运行在MCU上的汇编与传统的调试方法没有实质性的差别。主要的差别在于传统的方法必须把程序代码加载到样机系统中，才可以进行硬件和软件配合的调试；而数字SOC的设计环境可以允许完全在虚拟硬件的环境下对硬件和软件的配合进行调试。因为在这种环境下各个具体硬件模块是基于硬件描述语言的，而编译后的机器代码是一些二进制磁盘文件，可以通过HDL的系统任务加载到HDL模块中的存贮器变量中。调试的过程可以完全在HDL仿真环境下进行。如果硬件需要修改，也只要重新编辑或修改个别模块即可。待调试基本结束后，可以把整个硬件系统包括MCU的核加载到1个容量较大的FPGA上进行硬件、软件联合调试，进行实际电路结构的验证。这样的验证通过以后，硬件的结构就可以确定下来。如果需要的批量比较大，就可以考虑投片，余下的投片验证和成品率的验证可以由后端集成电路厂家来做。2.IP核IP核是指用于产品应用专用集成电路（ASIC）或者可编辑逻辑器件（FPGA）的逻辑块或数据块。将一些在数字电路中常用但比较复杂的功能块，如FIR滤波器、SDRAM控制器、PCI接口等设计成可修改参数的模块，让其他用户可以直接调用这些模块，这样就大大减轻了工程师的负担，避免重复劳动。随着CPLD/FPGA的规模越来越大，设计越来越复杂，使用IP核是一个发展趋势。理想地，一个知识产权核应该是完全易操作的，也就是说，易于插入任何一个卖主的技术或者设计方法。知识产权核心分为三大种类：硬核、中核和软核。硬件中心是知识产权构思的物质表现。这些利于即插即用应用软件并且比其他两种类型核的轻便性和灵活性要差。像硬核一样，中核（有时候也称为半硬核）可以携带许多配置数据，而且可以配置许多不同的应用软件。三者之中最有灵活性的就是软核了，它存在于任何一个网络列表（一列逻辑门位和互相连接而成的集成电路）或者硬件描述语言（HDL）代码中。目前许多组织像免费的IP项目和开放核一类的都联合起来共同致力于促进IP核的共享。3.FPGA/CPLD的发展概况数字集成电路本身在不断地进行更新换代。它由早期的电子管、晶体管、小中规模集成电路，发展到超大规模集成电路（VLSIC，几万门以上）以及许多具有特定功能的专用集成电路。但是，随着微电子技术的发展，设计与制造集成电路的任务已不完全由半导体厂商来独立承担。系统设计师们更愿意自己设计专用集成电路（ASIC）芯片，而且希望ASIC的设计周期尽可能短，最好是在实验室里就能设计出合适的ASIC芯片，并且立即投入实际应用之中，因而出现了现场可编程逻辑器件（FPLD），其中应用最广泛的当属现场可编程门阵列（FPGA）和复杂可编程逻辑器件（CPLD）。早期的可编程逻辑器件只有可编程只读存贮器（PROM）、紫外线可按除只读存贮器（EPROM）和电可擦除只读存贮器（EEPROM）三种。4.FPGA/CPLD设计流程及异同（1）FPGA与CPLD的异同点FPGA与CPLD的异同点有如下几点：l 逻辑单元的粒度不一样，设计灵活性不同，FPGA逻辑单元的粒度比CPLD小，因此设计更为灵活；l CPLD的内连接采用交叉开关结构，其内连率很高，内部连接长度不会累积；FPGA采用有限的布线线段连接内部各部件，内部连接长度会产生积累，因此需要人工布局布线来优化速度和面积；l CPLD 的布线结构决定了它的时序延时是均匀和可预测的，即在设计输入不变的情况下，每次布局布线后其时序延时是一定的。FPGA分段式布线结构导致了每次布局布线后延时是不一样的；l CPLD 更适合于完成各类算法和组合逻辑，而FPGA 更适合于完成时序较多的逻辑电路。（2）FPGA/CPLD 设计流程FPGA/CPLD的设计流程如下：l 设计输入：用任何文本编辑器都可以进行，也可以用专用的HDL编辑环境。通常VHDL文件保存为.vhd文件，Verilog文件保存为.v文件；l 功能仿真：将文件调入HDL仿真软件进行功能仿真，检查逻辑功能是否正确（也叫前仿真，对简单的设计可以跳过这一步，只在布线完成以后，进行时序仿真）；l 逻辑综合：将源文件调入逻辑综合软件进行综合，即把语言综合成最简的布尔表达式和信号的连接关系。逻辑综合软件会生成.edf（edif）的EDA工业标准文件；l 布局布线：将.edf文件调入PLD厂家提供的软件中进行布线，即把设计好的逻辑安放到PLD/FPGA内；l 时序仿真：需要利用在布局布线中获得的精确参数，用仿真软件验证电路的时序（也叫后仿真）；l 编程下载：确认仿真无误后，将文件下载到芯片中。5.Verilog HDL语言目前，EDA产业已经成为电子信息类产品的支柱产业。EDA之所以能蓬勃发展的关键因素之一就是采用了硬件描述语言（HDL）描述电路系统。就FPGA和CPLD开发而言，比较流行的HDL主要有Verilog HDL、VHDL、ABEL-HDL和AHDL等，其中VHDL和Verilog HDL因适合标准化的发展方向而最终成为IEEE标准。但与VHDL相比，Verilog HDL有个最大的优点：它是一种非常容易掌握的硬件描述语言，只要有C语言的编程基础，一般经过23个月的认真学习和实际操作就能掌握这种设计技术。并且完成同一功能Verilog HDL的程序条数一般仅为VHDL的1/3。而VHDL设计技术则不很直观，需要有EDA编程基础，通常需要有多余半年的专业培训才能掌握这门技术。可见，用Verilog HDL语言有更高的优越性。三、研究内容及设计目标本文主要研究如何在熟悉FPGA设计的基础上，利用Verilog HDL（硬件描述语言）编码实现MCS51算术逻辑运算单元的所有功能，并利用仿真工具对所实现的运算器进行仿真验证和综合。课题的设计目标为编码实现MCS51算术逻辑运算单元，并对所设计的单元进行行为仿真、功能仿真以及综合验证，同时对设计单元进行针对性的测试，以证明其健壮性和实用性。四、 研究内容及拟采用的方法和手段1.查阅相关资料了解FPGA/CPLD的基本原理、特点、设计流程和实现语言；2.了解各种硬件描述语言的特点、适用场合，确定用VerilogHDL语言来实现所需功能；3.安装Xilinx ISE7.1环境和仿真工具Model Sim6.0，熟悉相关使用；4.深入学习Verilog HDL语言，同时动手在Xilinx ISE7.1上编写简单功能模块，并用Model Sim6.0对其进行功能仿真；5.学习8051 ALU的功能，对其进行子模块划分与建模；6.对划分的各个子模块功能进行算法分析、编码实现并进行功能仿真；7.将所有模块进行整合，整体功能仿真；8.总模块编译优化、行为仿真、布局布线后仿真。五、进度安排3月15日-3月31日收集资料，阅读文献，完成开题报告。4月1日-4月7日 系统分析阶