2017年数字IC招聘精选面试题注：红色为不会数字部分逻辑同步复位和异步复位：同步复位：同步复位仅在有效的时钟沿时对触发器复位，该复位信号经过组合逻辑馈送到触发器的D输入端。同步复位优缺点：1） 、优点：同步复位可以保证100%同步，可以对小的复位毛刺滤波； 同步复位可以在时钟周期之间，对逻辑等式产生的毛刺进行滤波；a、 有利于仿真器的仿真b、 可以使所设计的系统成为100%的同步时序电路，这便大大有利于时序分析，而且综合出来的fmax一般较高。c、 因为他只有在时钟有效电平到来时才有效，所以可以滤除高于时钟频率的毛刺2） 、缺点：同步复位有时需要脉冲展宽，用以保证时钟有效期间有足够的复位宽度； 同步复位将复位信号经过组合逻辑馈送到数据输入端，从而增加了数据通道使用组合逻辑门数和相应的时延；a、复位信号的有效时长必须大于时钟周期，才能真正被系统识别并完成复位任务。同时还要考虑，诸如：clk skew,组合逻辑路径延时,复位延时等因素。b、由于大多数的逻辑器件的目标库内的DFF都只有异步复位端口，所以，倘若采用同步复位的话，综合器就会在寄存器的数据输入端口插入组合逻辑，这样就会耗费较多的逻辑资源。C. An active clock is essential for a synchronous reset design. Hence you can expect more power consumption. 异步复位：它是指无论时钟沿是否到来，只要复位信号有效，就对系统进行复位异步复位优点：1） 、最大优点是只要综合工具工艺库有可异步复位的触发器，那么该触发器的数据输入通道就不需要额外的组合逻辑；2） 、电路在任何情况下都能复位而不管是否有时钟出现。a、 大多数目标器件库的dff都有异步复位端口，因此采用异步复位可以节省资源b、 设计相对简单。c、 异步复位信号识别方便d、 Clocking scheme is not necessary for an asynchronous design. Hence design consumes less power. Asynchronous design style is also one of the latest design options to achieve low power. Design community is scrathing their head over asynchronous design possibilities. 异步复位缺点：1） 、最大的问题在于它属于异步逻辑，问题出现在复位释放时，而不是有效时，如果复位释放接近时钟有效沿，则触发器的输出可能进入亚稳态，从而使复位失败。2） 、可能因为噪声或者毛刺造成虚假复位信号，3） 、对异步复位INS静态定时分析比较困难。4） 、对于DFT(DESING FOR TEST)设计，如果复位信号不是直接来自于I/O引脚，在DFT扫描和测试时，复位信号必须被禁止，因此需要额外的同步电路。状态机（FSM)根据状态数目是否有限可以将时序状态机分为有限状态机(Finite Status Machine,FSM)和无限状态机。FSM: Mealy & Moore Mealy:米利机的下一状态和输出取决于当前状态和当前输出；-异步FSMMoore:Moore机的下一状态取决于当前状态和当前输出，但其输出仅取决于当前状态， -同步FSM状态图或者状态转移表以表格的形式表示在当前状态和输入的各种组合下状态机的下一状态和输出。状态转移图(Status transition graph,STG)是一种有向图，算法状态机（ASM)，类似于软件流程图，是时序状态机功能的一种抽象。函数和任务的区别：1） 、函数：函数代表了纯组合逻辑，2） 、任务：即可以用来表示组合逻辑也可以表示时序逻辑阻塞和非阻塞语句的区别：阻塞(=)和非阻塞(=0.7VDD,Vil=0.9VDD,Vol=2.0v,Vil=2.4v,Vol=0.4v. 用cmos可直接驱动ttl;加上拉电阻后,ttl可驱动cmos. 9. 如何解决亚稳态？ Metastability 答：亚稳态是指触发器无法在某个规定时间段内达到一个可确认的状态。当一个触发器进入亚稳态时，既无法预测该单元的输出电平，也无法预测何时输出才能稳定在某个正确的电平上。在这个稳定期间，触发器输出一些中间级电平，或者可