深圳大学考试答题纸（以论文、报告等形式考核专用）二。一二O五学年度第_2_学期课程编号,02课程名称数字系统设计主讲教师XXXX评分学号XXXX姓名XXX专业年级XXXXX教师评语：题目：蓝牙控制电子发生器摘要：基于Basys2设计平台而搭建的谱曲软件在fpga上的实现”的系统，融入了蓝牙传输模块，VGA显示模块，以及安卓手机的app应用软件，完成了对课题的基本功能的实现。谱曲软件由我校陈必红老师编写，通过输入“陈谱”，实现了对钢琴曲以及一般的乐曲的播放，软件界面如下在界面的最下部分编写陈谱，再点击装入，就会出现美妙的乐曲1、系统总流程1.1系统总框图31.2系统总框图介绍-31.3设计中遇至U的难点、舍弃。-32、蓝牙模块1.1蓝牙模块波特率设置以及信号检测ASM图41.2蓝牙主模块、ASM图-5,63、A模块（VGA模块由周玲同学编写实现）4、分频器模块4.1分频器模块的ASM图75、仿真86、资源禾U用以及布局布线后的时序97、开发板截图11过程中遇到的难点以更舍弃；不待不说，这个设计只展当初设想的半成品，为什么这么说呢？*赛必红老師所编写的谱曲软伴冃的是完全模拟钢琴的波形，谨就必须驀有一FD丸转换模块”而DA转换模块育两种，一种疑以PCF8591芯片为例子的12C总线拽制的，一种是以DAC0&32为例子的T型解码网络的*笔者前明使用的是DAC0S32片*在开题后的一个星期内*笔看利用单片机幵发，经过上几十次的实脸，发现DAC0832输出毁果菲常不理想.出现的漏差菲當大，在找资料，验证芯片的时候耗费了大部分的时间.后来了笔者找到了PCTQ832,利用单片机进行测试后效果墓本能够接受，但展*由于12C息线案现的困难以及时间上的问題，笔者最终放弃了D血转换，改用毘基本的分频器模块，十分遗憾我波特率设置模块以及检波modulespeed_select_rx(clk,rst_n,bps_start,clk_bps);inputclk;inputrst_n;inputbps_start;outputclk_bps;reg12:0cnt;regclk_bps_r;reg2:0uart_ctrl;接收到蓝牙主输出1always(posedgeclkorposedgerst_n)if(rst_n)cnt=13d0;elseif(cnt=5207)|!bps_start)cnt=13d0;elsecnt=cnt+1b1;always(posedgeclkorposedgerstif(rst_n)clk_bps_r=1b0;elseif(cnt=2603)clk_bps_r=1b1;elseclk_bps_r=1b0;end模块的启动信分频器开始计数，检测信号是否达到一个脉宽（5207）egin输出0assignclk_bps=clk_bps_r;endmoduleinputclk;inputrst_n;inputrs232_rx;/inputclk_bps;outputbps_start;output7:0rx_data;outputrx_int;output9:0led;outputreg7:0led_new;reg9:0led;regrs232_rx0,rs232_rx1,rs232_rx2,rs232_rx3;wireneg_rs232_rx;always(posedgeclkorposedgerst_n)beginif(rst_n)beginrs232_rx0=1b0;rs232_rx1=1b0;rs232_rx2=1b0;rs232_rx3=1b0;endelsebeginrs232_rx0=rs232_rx;rs232_rx1=rs232_rx0;rs232_rx2=rs232_rx1;rs232_rx3=rs232_rx2;endendassignneg_rs232_rx=rs232_rx3&rs232_rx2&rs232_rx1&rs232_rx0;regbps_start_r;从蓝牙模块（硬件）处接收到下沿标志1Freg3:0num;regrx_int;always(posedgeclkorposedgerst_n)if(rst_n)beginbps_start_r=1bz;rx_int=1b0;endelseif(neg_rs232_rx)begin/bps_start_r=1b1;”_启动信号检测模块（即上一个模块）rx_int=1b1;endelseif(num=4d12)beginbps_start_r=1b0;rx_int=1b0;endassignbps_start=bps_start_r;reg7:0rx_data_r;reg7:0rx_temp_data;always(posedgeelkorposedgerst_n)if(rst_n)beginled=10b000_0000000;rx_temp_data=8d0;num=4d0;rx_data_r=8d0;endelseif(rx_int)beginif(elk_bps)beginnum=num+1b1;ease(num)4d1:rx_temp_data0=rs232_rx;4d2:rx_temp_data1=rs232_rx;4d3:rx_temp_data2=rs232_rx;4d4:rx_temp_data3=rs232_rx;4d5:rx_temp_data4=rs232_rx;4d6:rx_temp_data5=rs232_rx;4d7:rx_temp_data6=rs232_rx;4d8:rx_temp_data7=rs232_rx;default:;-endeaseease(rx_temp_data)8b00000000:led=10b000_0000000;8b00000001:led=10b001_0000001;8b00000010:led=10b001_0000010;8b00000011:led=10b001_0000100;8b00000100:led=10b001_0001000;8b00000101:led=10b001_0010000;8b00000110:led=10b001_0100000;8b00000111:led=10b001_1000000;8b00001000:led=10b010_0000001;8b00001001:led=10b010_0000010;8b00001010:led=10b010_0000100;8b00001011:led=10b010_0001000;8b00001100:led=10b010_0010000;8b00001101:led=10b010_0100000;8b00001110:led=10b010_1000000;8b00001111:led=10b100_0000001;8b00010000:led=10b100_0000010;8b00010001:led=10b100_0000100;8b00010010:led=10b100_0001000;8b00010011:led=10b100_0010000;8b00010100:led=10b100_0100000;8b00010101:led=10b100_1000000;endease斗led_new=rx_temp_data;endelseif(num=4d12)beginnum=4d0;/数据接收完毕rx_data_r=rx_temp_data;检测后得到1,0信号8位的寄存不编码：输出到分频模块endendassignrx_data=rx_data_r;endmoduleelk;modulesound(clk,rstn,lednew,soundout);:;因为调试初期是使用led来进行检测的，某些命名不方便改回来，因此就继in续沿用led_new;outpufregsound_out;reg18:0fre;reg31:0value=0;always(posedgeelkorposedgerst_n)beginif(rstn)value=1b0;elsebeginease(led_new)8d1:fre=18d18898;8d2:fre=18d21212;8d3:fre=18d19515;8d4:fre=18d25223;8d5:fre=18d28315;8d6:fre=18d31783;8d7:fre=18d35674;8d8:fre=18d37796;8d9:fre=18d42424;8d10:fre=18d47588;8d11:fre=18d50451;8d12:fre=18d56608;8d13:fre=18d63566;8d14:fre=18d71348;8d15:fre=18d75592;8d16:fre=18d84843;8d17:fre=18d95177;8d18:fre=18d100846;8d19:fre=18d113259;8d20:fre=18d127130;8d21:fre=18d142680;default:fre=18d86;endcasevalue=value+fre;endend并进行累加接收到蓝牙主模块发送过来的8位信号,/-always(posedgeclkorposedgerst_n)beginif(rst_n)sound_out=1bO;elsebeginif(value32h7FFF_Fsound_out=1b0;elsesound_out=1b1;endendendmodule记满了便进行输出仿真FPGA开发的布局布线后的时序和资源利用报告实验成功的开发板截图最终主模块代码moduletonetop(clk,clr,rxd,hsync,vsync,rgb_8bits,sound_out);inputclk;inputclr;inputrxd;outputhsync;outputvsync;output7:0rgb_8bits;outputsound_out;wire7:0led_new;wire9:0control;wire20:0tone;sounds(.clk(clk),.rst_n(clr