8086/8处理器的内部结构处理器的内部结构 8086微处理器的引脚微处理器的引脚 存储器结构与存储器结构与I/O组织组织本节内容本节内容本节内容本节内容 总线时序总线时序典型处理器及体系结构课件 重点掌握重点掌握8086处理器内部结构。处理器内部结构。 掌握掌握 8086系统的构成和工作原理系统的构成和工作原理 理解存储器的结构。理解存储器的结构。学习目的学习目的学习目的学习目的 了解总线操作及堆栈的工作原理。了解总线操作及堆栈的工作原理。典型处理器及体系结构课件2.1 8086微处理器的内部结构微处理器的内部结构8086微处理器字长16位，HMOS工艺制造，芯片集成2.9万晶体管，+5V电源，40条引脚双列直插封装，20根地址线，可寻址地址空间1MB，时钟频率5MHz10MHz，基本指令执行时间0.3ms0.6ms。典型处理器及体系结构课件一、一、80868086微处理器的内部结构结构微处理器的内部结构结构8086从从功功能能结结构构来来讲讲，分分为为两两大大部部分分，即即总总线线接接口口部部件件BIU(Bus Interface Unit )和 执执 行行 部部 件件EU(Execution Unit)。典型处理器及体系结构课件1. 1. 1. 1. 总体功能结构总体功能结构总体功能结构总体功能结构8086CPU的结构框图内部暂存器内部暂存器 IP ES SS DS CS输入输入/输出输出控制电路控制电路外外部部总总线线执行部分执行部分控制电路控制电路1 2 3 4 5 6ALU标志寄存器标志寄存器 AH AL BH BLCH CL DH DL SP BP SI DI通用通用寄存寄存器器地址地址加法加法器器指令队列缓冲器指令队列缓冲器执行部件执行部件 （EU)总线接口部件总线接口部件 （BIU)16位位20位位16位位8位位 AX BX CX DX典型处理器及体系结构课件典型处理器及体系结构课件1EU: 执行部件执行部件执行部件的功能：负责指令的执行。执行部件的功能：负责指令的执行。执行部件的组成：执行部件的组成：四个通用寄存器、四个专业寄存器、一个16位的标志寄存器、算术逻辑单元、EU控制器典型处理器及体系结构课件A、4个16位通用寄存器AX累加器 乘除法作为隐含的乘数或除数， I/O操作（AL）BX基址寄存器 访问内存时存放地址CX计数寄存器 关于循环操作中用于计数DX数据寄存器 和AX进行综合操作，AX放 低16位，DX放高16位表示I/O端口号.典型处理器及体系结构课件B、4个个16位专用寄存器位专用寄存器BP：基址指针寄存器 存放堆栈中某一存储单元的偏移量SI：源变址寄存器 存放数据段中源操作数所在存储单 元相对段首址的偏移量DI：目的变址寄存器 存放数据段中某目的操作数所在 存储单元的偏移量SP：堆栈指针寄存器 存放堆栈段中栈顶单元的偏移量。典型处理器及体系结构课件C、1个个16位的标志寄存器位的标志寄存器D0：CF 进位标志D2：PF 奇偶标志D4：AF 辅助进位标志D6：ZF 零标志D7：SF 符号标志D8：TF 跟踪标志D9：IF 中断标志D10：DF 方向标志D11：OF 溢出标志典型处理器及体系结构课件TFSFZFAFPFOFDFIFCF1514131211109876543210标志寄存器格式a. 6个状态标志位个状态标志位，即CF、PF、AF、ZF、SF和OF。 进位标志进位标志CF(Carry Flag)： FLAG(标志寄存器标志寄存器)为为16bit，其中，其中9位有定义位有定义 当结果的最高位(字节D7，字D15)产生进位(加法运算)或借位(减法运算)时，CF=1；否则，CF=0,移位和循环指令也影响CF。典型处理器及体系结构课件 奇偶标志位奇偶标志位PF(Parity Flag)： 若结果中的低8位含有“1”的个数为偶数，则PF=1；否则，PF=0。 辅助进位标志辅助进位标志AF(Auxitiary Carry Flag)： 在低半字节向高半字节有进位或借位时AF=1；否则，AF=0。 零标志零标志ZF(Zero Flag)： 当运算结果为0时ZF=1；否则，ZF=0。 符号标志符号标志SF(Sign Flag)： SF等于最高位，对于带符号数，最高位为符号位，SF=1运算结果为负，SF=0为正。典型处理器及体系结构课件溢出标志溢出标志OF(Overflow Flag)： 带符号数运算结果超出其表达范围时（字节数：-128 +127， 字 类 型 数 ： -32768 +32767） ， OF=1；否则，OF=0。用表达式给出(字节运算)(字运算)例：2345H+3219H6400H+7A3CHCF=0PF=0AF=0ZF=0SF=0OF=0CF=0PF=1AF=0ZF=0SF=1OF=1典型处理器及体系结构课件 b. 3个控制标志位个控制标志位 追踪标志追踪标志TF(Trace Flag)： TF=1，处理器进入单步方式，以便调试，CPU每执行一条指令自动产生一个内部中断以利于检查指令的执行情况；TF=0为连续工作方式。中中断断允允许许标标志志IF(Interrupt-enable Flag)：IF=1，允许CPU响应外部的可屏蔽中断请求；IF=0则禁止响应。IF对外部非屏蔽中断及内部中断不起作用。典型处理器及体系结构课件 方向标志方向标志DF(Direction Flag)：在串操作指令中，DF=0时，变址指针自动增量，DF=1时，则自动减量。典型处理器及体系结构课件D、算术逻辑单元、算术逻辑单元ALU用于完成数据的算术运算和逻辑运算等。用于完成数据的算术运算和逻辑运算等。E、EU控制器控制器主要是对指令操作码进行译码，主要是对指令操作码进行译码，产生各种微操作控制信号。产生各种微操作控制信号。典型处理器及体系结构课件2总线接口部件总线接口部件BIU 功能：负责功能：负责CPU与存储器，与存储器，I/O接口之间接口之间的数据传送。具体说就是从内存单元或的数据传送。具体说就是从内存单元或外设端口中取数据，传给执行部件或者外设端口中取数据，传给执行部件或者把执行部件的操作结果传送到指定的内把执行部件的操作结果传送到指定的内存单元或外设端口。存单元或外设端口。典型处理器及体系结构课件组成：组成：A、4个段地址寄存器个段地址寄存器一般分为：一般分为：CS，DS，ES，SS寄存器寄存器CS（代码段寄存器）（代码段寄存器）- 用来存放指令代码。用来存放指令代码。DS（数据段寄存器）（数据段寄存器）- 数据段中存放程序的有关数据。数据段中存放程序的有关数据。ES（附加段寄存器）（附加段寄存器）- 存放运算结果或辅助数据。存放运算结果或辅助数据。SS（堆栈段寄存器）（堆栈段寄存器）- 用于存放按后进先出顺序存取的信息。用于存放按后进先出顺序存取的信息。典型处理器及体系结构课件B、指令指针寄存器、指令指针寄存器IP 在程序运行时，由在程序运行时，由CS指定段地址，指定段地址， IP指定在段内的偏移量。指定在段内的偏移量。C、20位的地址加法器位的地址加法器 用于形成用于形成20位访问的地址。位访问的地址。D、总线控制逻辑、总线控制逻辑 对对AB，DB，CB进行管理进行管理E、指令队列、指令队列8086有有6个字节，个字节，8088有有4个字节个字节典型处理器及体系结构课件2.2 80862.2 8086的的的的引脚信号及工作模式引脚信号及工作模式引脚信号及工作模式引脚信号及工作模式 最最小小模模式式：即即由由8086组组成成的的单单处处理理器器系系统统，所所有有的的总总线线控控制制信信号号由由8086直直接接产产生生，系系统中的总线控制逻辑电路被减到最少。统中的总线控制逻辑电路被减到最少。 最最大大模模式式：即即由由8086组组成成的的中中等等规规模模或或者者大大型型的的系系统统。包包含含两两个个或或多多个个微微处处理理器器，8086为主处理器，其它的为协处理器。为主处理器，其它的为协处理器。一、一、一、一、8086808680868086的两种工作模式的两种工作模式的两种工作模式的两种工作模式典型处理器及体系结构课件 8086采采用用双双列列直直插插式式封封装装，有有40个个引引脚脚(如如右右图图所所示示)，但但总总线线信信号号数数量量却却大大于于40，故故8086采采用用了了分分时时复复用用技技术术，部部分分引引脚传送两种总线信号。脚传送两种总线信号。二、二、二、二、8086808680868086引脚图引脚图引脚图引脚图12345678910111213141516171819204039383736353433323130292827262524232221GNDAD14AD13AD12AD11AD10AD9AD8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGNDVCCAD15A16/S3A17/S4A18/S5A19/S6BHE/S7MN/MXRDHOLD(RQ/GT0)HLDA(RQ/GT1)WR(LOCK)M/IO(S2)DT/R(S1)DEN(S0)ALE(QS0)INTA(QS1)TESTREADYRESET8086CPU8086的引脚信号注：括号内为该引脚在最大模式下的名称典型处理器及体系结构课件1. 1. 最小模式下引脚信号及功能：最小模式下引脚信号及功能：最小模式下引脚信号及功能：最小模式下引脚信号及功能：(1) 地址地址/数据总线数据总线AD15AD0(双向、三态双向、三态) 在在一一个个总总线线周周期期的的第第一一个个时时钟钟周周期期用用于于传传送送低低16bit地地址址信信息息，并并用用地地址址锁锁存存器器锁锁存存以免丢失，以免丢失， 其其它它时时钟钟周周期期可可用用于于传传送送数数据据信信息息，分分时时传送。传送。当当8086执执行行中中断断响响应应周周期期、保保持持响响应应周周期期时，这些引脚处于高阻状态。时，这些引脚处于高阻状态。典型处理器及体系结构课件(2) 地址地址/状态信号线状态信号线A19/S6A16/S3(输出、三输出、三态态) 在在总总线线周周期期的的第第一一个个时时钟钟周周期期(T1)用用于于输输出地址信号的最高出地址信号的最高4bit并锁存。并锁存。 其其它它时时钟钟周周期期中中用用来来输输出出状状态态信信号号S6S3，其中：，其中：S6低电平，表示低电平，表示8086当前与总线相连。当前与总线相连。S5表示标志寄存器中表示标志寄存器中“中断允许位中断允许位”的状态的状态(IF)。S4， S3的组合指出了分段情况。如下表所示。的组合指出了分段情况。如下表所示。典型处理器及体系结构课件 S S4 4和和S S3 3的组合提供的分段信息表的组合提供的分段信息表 S4S3意意 义义0 0 1 10 1 0 1当前正在使用当前正在使用ES附加段附加段当前正在使用当前正在使用SS堆栈段堆栈段当前正在使用当前正在使用CS或者未使用任何段寄存器或者未使用任何段寄存器当前正在使用当前正在使用DS数据段数据段 当当CPU处处于于“保保持持响响应应”状状态态时时，A19/S6A16/S3置为高阻状态。置为高阻状态。 若若执执行行I/O指指令令，则则由由于于8086只只访访问问64K个端口，在个端口，在T1周期这周期这4个引脚为低电平。个引脚为低电平。典型处理器及体系结构课件(3) BHE/S7高高8bit数据总线允许数据总线允许/状态线状态线(输出输出, 三态三态) 在T1状态，8086在BHE/S7引脚输出BHE信号，表示高8bit数据总线D15D8上的数据有效，与地址线A0一起产生存储器的选择逻辑信号。在其它时钟周期，输出为状态信号S7。但8086芯片，S7未定义。典型处理器及体系结构课件下面介绍引脚中的控制信号。下面介绍引脚中的控制信号。(4) MN/MX最小最小/最大模式控制信息最大模式控制信息低电平8086处于最大模式。高电平8086处于最小模式。(5) RD读信号读信号 (输出，三态输出，三态)低电平有效。表示将对内存或I/O端口读操作。典型处理器及体系结构课件(6) M/IO，存储器，存储器/输入输出控制信息输入输出控制信息 (输出，三态输出，三态)区分CPU进行的是存储器还是I/O访问，见下表。RD M/IO 操操 作作1 00 0读存储器数据读存储器数据读读I / O端口数据端口数据 RD RD与与 M/IO M/IO的组合及对应的操作表的组合及对应的操作表典型处理器及体系结构课件(7) WR写信号写信号 (输出，三态输出，三态)1 00 0CPU对存储器进行写操作对存储器进行写操作CPU对对I/O端口进行写操作端口进行写操作 WR WR与与 M/IO M/IO 的组合及对应的操作表的组合及对应的操作表操操 作作WR M/IO 低电平有效。WR与M/IO的组合对应的操作如下表所示。典型处理器及体系结构课件(8) ALE地址锁存允许信号地址锁存允许信号 (输出输出)高高电电平平有有效效，此信号在T1状态有效，为地址码锁存的选通信号，送地址锁存器。(9) READY准备就绪信号准备就绪信号 (输入输入)高高电电平平有有效效，是从所寻址的存存储储器器或I/O电电路路来的响应信号，用于解决CPU与慢速存储器或I/O电路的同同步步问问题题。CPU在T3周期开始采样READY线，若为低电平，则T3之后插入TW等等待待周周期期直到READY为高电平，进入T4完成数据传送。典型处理器及体系结构课件(10) INTR可屏蔽中断请求信号可屏蔽中断请求信号 (输入输入) 高高电电平平有有效效，8086在每一个指令周期的最后一个T状态采样这条线，若为有效，且IF=1，则8086在执行完当前指令即响应中断。(11) INTA中断响应信号中断响应信号 (输出，三态输出，三态)低低电电平平有有效效，CPU响应外部可可屏屏蔽蔽中中断断请求以后，便发出中断响应信号，作为对中断请求的回答。此信号在每一个中断响应周期的T2、T3和TW周期均有效，为中断矢量的读选通信号。典型处理器及体系结构课件(12) NMI非屏蔽中断请求信号非屏蔽中断请求信号 (输入输入)边沿触发边沿触发，该线上的中断请求信号不能用软件屏蔽，电平由低到高，便在当前指令结束后引起中断。典型处理器及体系结构课件(13) RESET系统复位信号系统复位信号 (输入输入)高高电电平平有有效效，8086要求此信号起码维持4个时钟周期；若初次加电复位，持续时间不小于50 s。RESET为高电平时，8086立即结束现行操作，进入内部复位状态，CPU各内部寄存器被设置为初初值值：CS=FFFFH，Flag、IP、DS、ES、SS及其它寄存器均初始化为0000H。典型处理器及体系结构课件(14) DT/ R数据收发控制信号数据收发控制信号 (输出、三态输出、三态)为增强数据总线的驱动能力，8086可外接驱动器8286，DT/R即为8086输出给数据收发器8286的控制信号。DT/R高高电电平平，8086输出的数据经8286送到数据总线；DT/R低低电电平平，收发器8286则把数据总线上的数据传送到8086。系统工作在DMA方式时，DT/R为高阻状态。典型处理器及体系结构课件 高高电电平平有有效效。系系统统中中其其他他的的总总线线主主设设备备要要获获得得对对总总线线的的控控制制权权时时，向向8086发发出出高高电电平平的的HOLD信信号号，8086在每个时钟周期的上升沿对HOLD引脚信号进行检测，若为高电平，则在当前总线周期结束时，予以响应。(16) HOLD保持请求信号保持请求信号 (输入输入)(15) DEN数据允许信号数据允许信号(输出，三态输出，三态)低低电电平平有有效效，也是8086控制外接的数据收发器，低电平时开启收发器，传送数据有效；高电平时，则禁止传送。典型处理器及体系结构课件(17) HLDA保持响应信号保持响应信号 (输出输出)高 电 平 有 效 。 当当 CPU响响 应应 保保 持持 请请 求求HOLD时时，便便发发出出HLDA高高电电平平的的应应答答信信号号，从而将总线控制权让给发出保持请求的设备，直到该设备又将HOLD信号变为低电平，CPU才收回总线控制权，将HLDA信号置为低电平。典型处理器及体系结构课件低电平有效。与WAIT等待指令结合使用，当CPU执行WAIT指令时，CPU处于空转状态进行等待直到检测到TEST信号有效时结束，CPU继续往下执行指令。(18) TEST测试信号测试信号 (输入输入)(19) CLK系统时钟输入信号系统时钟输入信号 时时钟钟信信号号为为CPU和和总总线线控控制制逻逻辑辑电电路路提提供供定定时时基基准准。常用INTEL8284A时钟发生器提供CLK信号。典型处理器及体系结构课件工作在最小模式下8086的典型配置如右图所示。8086地址锁存器STB(82862)OE(选用)数据总线地址总线(82823)READYRESETMN/MXALEBHEA19A16AD15AD0DENDT/RM/IOWRRDHOLDHLDAINTRINTA(8284A)X1X2CLKREADYRESET+5VBHEA19A0D15D0典型处理器及体系结构课件2.3、 存储器结构存储器结构一、存储器组织一、存储器组织存存储储器器是是按按字字节节进进行行组组织织的的，两两个个相相邻邻的的字字节节被被称称为为一一个个“字字” ” 。存存放放的的信信息息若若是是以以字字节节（8 8位位）为为单单位位的的，将将在在存存储储器器中中按按顺顺序序排排列列存存放放；若若存存放放的的数数据据为为一一个个字字（1616位位）时时，则则将将每每一一个个字字的的低低字字节节（低低8 8位位）存存放放在在低低地地址址中中，高高字字节节（高高8 8位位）存存放放在在高高地地址址中中，并并以以低低地址作为该字的地址。地址作为该字的地址。典型处理器及体系结构课件在组成与8086CPU连接的存储器时，1M字节的存储空间实际上被分成两个512字节的存储体，分别叫高位库和低位库。低位库固定与8086CPU的低位字节数据线D7D0相连，因此又可称它为低字节存储体，该存储体中的每个地址均为偶地址。高位库与8086CPU的高位字节数据线D15D8相连，因此又称它为高字节存储体，该存储体中的每个地址均为奇地址，如下图所示。典型处理器及体系结构课件00001H00000H00003H00002H00005H00004H512K8（位）512K8（位）奇地址存储体偶地址存储体（A0=1）（A0=0）FFFFDHFFFFCHFFFFFHFFFFEH8086存储器的分体结构典型处理器及体系结构课件我们通常采用在地址编号能被16整除的地方开始分段，此时地址的低4bit均为0，这时段寄存器只用来存放高16bit即可，以下有几个概念。8086采用分段管理的办法实现对1MB存储空间的管理(物理地址00000HFFFFFH)，16bit的段寄存器存放了该段的段首址，那么它是怎样产生20bit的物理地址的呢？二、二、 存储器分段存储器分段典型处理器及体系结构课件 段段内内偏偏移移量量EA (Effective Address)：是指某存储单元离开该段段首址的字节数。 逻逻辑辑地地址址(Logical Address) ：是一对地址，包含段寄存器的内容和段内偏移量，如某条指令的逻辑地址可表达为：CS:IP。 物物理理地地址址PA (Physical Address):是指某个存储单元实际的20bit的地址，又称绝对地址。典型处理器及体系结构课件由上面的定义可知：由上面的定义可知：物理地址物理地址PA=对应段寄存器对应段寄存器10H十段内偏移量十段内偏移量EA。物理地址的形成如下图所示。物理地址的形成如下图所示。物理地址的形成段寄存器值000020位物理地址190150150偏移地址加法器16位4位典型处理器及体系结构课件例例如如：若CS=FFFFH，IP=0000H，则指令所在存储单元的物理地址为：PA= (CS) 10H + IP = FFFF0H当当取取指指令令时时，自动选择的段寄存器是CS，再加上IP所决定的16位偏移量，得到要取出指令具体的物理地址：当当涉涉及及到到取取一一个个堆堆栈栈操操作作数数时时，自动选择的段寄存器是SS，再加上SP所决定的16位偏移量，得到堆栈操作所需要的20位物理地址。典型处理器及体系结构课件当当涉涉及及到到取取一一个个操操作作数数时时，自动选择DS数据段寄存器或ES附加段寄存器，再加上16位偏移量，得到操作数的20位物理地址。16位偏移量取决于指令的寻址方式。如下图所示：IPCSSI，DI或BXDSSP或BPSS代码段代码段数据段数据段堆栈段堆栈段典型处理器及体系结构课件三、三、三、三、80868086系统中的堆栈系统中的堆栈系统中的堆栈系统中的堆栈用作数据暂时存储的一组寄寄存存器器或存存储储单元单元称为堆栈。堆栈操作有两种：压压入入(PUSH)和和弹弹出出(POP)，而SP始终指向堆栈栈顶的新位置。1. 1. 堆栈的定义堆栈的定义堆栈的定义堆栈的定义堆栈中数据按“后后进进先先出出”的结构方式进行处理，即新入栈的依次堆放在原来数据之上，存放信息的最后一个单元叫做栈栈顶顶，用堆栈指针SP(StackPointer)指示。典型处理器及体系结构课件四、四、四、四、I/OI/O组织组织组织组织1. 1.统一编址统一编址 又称“存储器映射方式”。在这种编址方式下 ，I/O端口地址置于1MB的存储器空间中，在整个存储空间中划出一部分空间给外设端口 ，端口和存储单元统一编址。 优点：无需专门的I/O指令，对端口操作的指令类型多，从而简化了指令系统的设计。 缺点：端口占用存储器的地址空间，使存储器容量更加紧张，同时端口指令的长度增加，执行时间较长，端口地址译码器较复杂。典型处理器及体系结构课件2独立编址独立编址 又称“I/O映射方式”。这种方式的端口单独编址构成一个I/O空间，不占用存储器地址空间。 优点：端口所需的地址线较少，地址译码器较简单，采用专用的I/O指令，端口操作指令执行时间少，指令长度短 。 缺点：输入输出指令类别少，一般只能进行传送操作典型处理器及体系结构课件 2.4 8088微处理器微处理器8088是是Intel公公司司继继8086之之后后推推出出的的简简化化版版。 IBM公公司司采采用用8088CPU于于1981年年推推出出了了IBM PC机机, 开创了个人计算机的开创了个人计算机的新时代新时代。典型处理器及体系结构课件一、一、一、一、80888088的功能结构的功能结构的功能结构的功能结构8088的的内内部部结结构构与与8086基基本本相相同同,都都是是16位位CPU,只是外部数据总线的宽度不同。只是外部数据总线的宽度不同。8086的的外外部部数数据据总总线线宽宽度度为为16位位,而而8088的的外外部部数据总线宽度为数据总线宽度为8位位,故称故称8088为准为准16位位CPU 。内内部部结结构构不不同同点点:8086的的BIU中中有有一一个个6字字节节的的指指令令队队列列,而而8088的的BIU中中只只有有一一个个4字字节节的的指指令令队队列列。当当8088指指令令队队列列有有1个个字字节节空空余余(8086为为2个字节空余个字节空余)时时,BIU将自动取指到指令队列。将自动取指到指令队列。典型处理器及体系结构课件 8088采采用用双双列列直直插插式式封封装装，有有40个个引引脚脚(如如右右图图所所示示)，电电源源为为单单一一+5V,主主时时钟钟频频率率为为4.77MHz,但但总总线线信信号号数数量量却却大大于于40，AD0-AD7采采用用了了分分时时复复用用技技术术，部部分分引引脚传送两种总线信号。脚传送两种总线信号。12345678910111213141516171819204039383736353433323130292827262524232221GNDA14A13A12A11A10A9A8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGNDVCCA15A16/S3A17/S4A18/S5A19/S6SSO/(HIGH)MN/MXRDHOLD(RQ/GT0)HLDA(RQ/GT1)WR(LOCK)IO/M(S2)DT/R(S1)DEN(S0)ALE(QS0)INTA(QS1)TESTREADYRESET8088CPU8088的引脚信号注：括号内为该引脚在最大模式下的名称二、二、二、二、8088808880888088引脚图引脚图引脚图引脚图典型处理器及体系结构课件因因此此，在在最最小小模模式式系系统统中中，8088CPU只只有有8位位数数据据总总线线，不不需需要要BHEBHE信信号号。该该引引脚脚(第第34脚脚)定定义义为为SSOSSO 。SSOSSO 是是一一个个输输出出状状态态信信号号， 而而且且具具有有三三态态，在在逻逻辑辑上上等等效效于于最最大大模模式式下下的的S0。SSOSSO 和和IO/M及及DTR R信信号号组组合合起起来来，决决定定了了当当前前总总线线周周期期的的操操作作。这这三三个个信信号号的的组组合合编编码及其对应的总线操作如下表所示码及其对应的总线操作如下表所示 典型处理器及体系结构课件中断响应中断响应 读读I/O端口端口 写写I/O端口端口 暂停暂停 取指取指 读存储器读存储器 写存储器写存储器 无作用无作用0 1 0 1 0 1 0 11 1 1 1 0 0 0 00 0 1 1 0 0 1 1IO/MIO/M、DT/R和和SSO的状态编码的状态编码DT/RSSO性性 能能典型处理器及体系结构课件2.5 总线操作及时序总线操作及时序 CPU经外部总线对存储器或I/O端口进行一次信息输入或输出的过程称为总线操作，执行该操作所需的时间称为总线周期。 8086由外部时钟信号发生器8284A提供主频为5MHz的时钟信号，在时钟节拍作用下顺序执行指令。需要访问存储器或访问I/O端口的操作统一交给BIU的外部总线完成，数据输出时称为“写总线周期”，数据输入时称为“读总线周期”。第第2章章典型处理器及体系结构课件CLKT1总线周期总线周期地址缓冲数据地址缓冲数据地址/数据总线T2T3T4T1T2T3T4典型处理器及体系结构课件8284A时钟信号发生器时钟信号发生器 READY118217316415514613712 811 9108284ACSYNCPCLKAEN1RDY1RDY2AEN2CLKGNDVCCX1X2ASYNCEFIF/COSCRESRESET8284A引脚特性典型处理器及体系结构课件