第6章 寄存器与计数器1寄存器与计数器(21)课件6.1 寄存器与移位寄存器主要内容：主要内容： 触发器构成的寄存器触发器构成的寄存器集成寄存器集成寄存器7474LS374/ LS374/ 7474HC374/ HC374/ 7474HCT374HCT374 移位寄存器的五种输入输出方式移位寄存器的五种输入输出方式 触发器构成的移位寄存器触发器构成的移位寄存器 4 4位集成移位寄存器位集成移位寄存器7474LS194LS194 移位寄存器的应用举例移位寄存器的应用举例2寄存器与计数器(21)课件6.1.1 寄存器在数字电路中，用来存放二进制数据或代码的在数字电路中，用来存放二进制数据或代码的电路称为电路称为寄存器寄存器 。上述寄存器的寄存时间？上述寄存器的寄存时间？101010103寄存器与计数器(21)课件 集成寄存器集成寄存器7474LS175LS1754寄存器与计数器(21)课件课外查资料：课外查资料：了解集成寄存器了解集成寄存器74LS373与与74LS374。74LS175真值表真值表5寄存器与计数器(21)课件6.1.2 移位寄存器移位寄存器的移位寄存器的5种输入输出方式：种输入输出方式： （a）串行输入/右移/串行输出（b）串行输入/左移/串行输出6寄存器与计数器(21)课件（c）并行输入/串行输出（d）串行输入/并行输出7寄存器与计数器(21)课件（e）并行输入/并行输出8寄存器与计数器(21)课件9寄存器与计数器(21)课件1.串行输入串行输入/ /串行输出串行输出/ /并行输出并行输出移位寄存器移位寄存器：下下图图所所示示为为边边沿沿D触触发发器器组组成成的的4位位串串行行输输入入/串串行行输出移位寄存器输出移位寄存器。串行输入串行输入101010寄存器与计数器(21)课件（a）寄存器清零000000011寄存器与计数器(21)课件（c）第2个CP脉冲之后 （d）第3个CP脉冲之后000012寄存器与计数器(21)课件（e）第4个CP脉冲之后101013寄存器与计数器(21)课件例例6-1 对对于于图图6-4所所示示移移位位寄寄存存器器，画画出出下下图图所所示示输输入入数数据据和和时时钟钟脉脉冲冲波波形形情情况况下下各各触触发发器器输输出出端端的的波波形形。设寄存器的初始状态全为设寄存器的初始状态全为0。14寄存器与计数器(21)课件2.集成电路移位寄存器常用集成电路移位寄存器为常用集成电路移位寄存器为74LS194，其逻辑符号和其逻辑符号和引脚图如图所示。引脚图如图所示。15寄存器与计数器(21)课件16寄存器与计数器(21)课件例例6-2 利利用用两两片片集集成成移移位位寄寄存存器器74LS194扩扩展展成成一一个个8位移位寄存器。位移位寄存器。 17寄存器与计数器(21)课件例例6-3由由集集成成移移位位寄寄存存器器74LS194和和非非门门组组成成的的脉脉冲冲分分配配器器电电路路如如图图所所示示，试试画画出出在在CP脉脉冲冲作作用用下下移移位位寄寄存器存器各输出端的波形。各输出端的波形。18寄存器与计数器(21)课件6.2 6.2 异步异步N进制计数器进制计数器主要内容：主要内容：异步异步n n位二进制加、减计数器电路位二进制加、减计数器电路异步异步n n位二进制计数器电路的构成方法位二进制计数器电路的构成方法异步异步3 3进制加计数器电路进制加计数器电路异步异步6 6进制加计数器电路进制加计数器电路异步非二进制计数器电路的构成方法异步非二进制计数器电路的构成方法19寄存器与计数器(21)课件能够对输入脉冲个数进行计数的电路称为能够对输入脉冲个数进行计数的电路称为计数器计数器。 一般将一般将待计数待计数的脉冲作为的脉冲作为CPCP脉冲脉冲。电路结构电路结构：触发器门电路。触发器门电路。N N个触发器可表示个触发器可表示N N位二进制数位二进制数。20寄存器与计数器(21)课件计计数数器器二进制计数器二进制计数器十进制计数器十进制计数器N进制计数器进制计数器加法计数器加法计数器同步计数器同步计数器异步计数器异步计数器减法计数器减法计数器可逆计数器可逆计数器加法计数器加法计数器减法计数器减法计数器可逆计数器可逆计数器二进制计数器二进制计数器十进制计数器十进制计数器N进制计数器进制计数器21寄存器与计数器(21)课件6.2.1 异步n位二进制计数器 1.异步2位二进制加计数器22寄存器与计数器(21)课件工作原理分析工作原理分析23寄存器与计数器(21)课件异步2位二进制减计数器24寄存器与计数器(21)课件2.2.异步异步n n位二进制计数器位二进制计数器其构成具有一定的规律：其构成具有一定的规律：(a)(a)异步异步n n位二进制计数器由位二进制计数器由n n个触发器组成，每个触发器均个触发器组成，每个触发器均接成接成T T触发器触发器。(b)(b)各个触发器之间采用各个触发器之间采用级联方式级联方式，其连接形式由，其连接形式由计数方式计数方式（加或减）和触发器的（加或减）和触发器的边沿触发方式边沿触发方式（上升沿或下降沿）（上升沿或下降沿）共同决定共同决定 。例子例子25寄存器与计数器(21)课件6.2.2 6.2.2 异步非二进制计数器异步非二进制计数器1.异步异步3进制加计数器进制加计数器 异步异步3进制加计数器进制加计数器以异步以异步2位二进制加计数器为基础位二进制加计数器为基础构成。构成。 要实现这一点，必须使用要实现这一点，必须使用带异步清零端带异步清零端的触发器。的触发器。计数脉冲计数脉冲Q1Q00001012103114（再循（再循环）环）00计数脉计数脉冲冲Q1Q00001012103（再（再循环）循环）0026寄存器与计数器(21)课件异步异步3进制加计数器电路如下进制加计数器电路如下计数到计数到11的瞬的瞬间就清间就清零零 11027寄存器与计数器(21)课件异步异步3进制加计数器输出波形：进制加计数器输出波形：28寄存器与计数器(21)课件 2. 2. 异步非异步非二二进制计数器进制计数器 构成方式与上述构成方式与上述3 3进制计数器一样，即采用进制计数器一样，即采用“反馈清反馈清零零”法。法。 如：异步6进制加计数器电路可在3位2进制加计数器电路进制加计数器电路基础上实现。基础上实现。29寄存器与计数器(21)课件异步异步6进制加计数器电路进制加计数器电路计数到计数到110的瞬间就清零的瞬间就清零 110030寄存器与计数器(21)课件6.3 6.3 同步同步N N进制计数器进制计数器主要内容：主要内容：同步同步2 2位二进制加、减计数器电路位二进制加、减计数器电路同步同步3 3位二进制加、减计数器电路位二进制加、减计数器电路同步同步n n位二进制计数器电路的构成方式位二进制计数器电路的构成方式同步同步5 5进制加计数器电路进制加计数器电路同步同步1010进制加法计数器电路进制加法计数器电路31寄存器与计数器(21)课件6.3.1 6.3.1 同步同步n n位二进制位二进制计数器计数器1.1.同步同步2 2位二进制计数器位二进制计数器 32寄存器与计数器(21)课件工作原理分析工作原理分析33寄存器与计数器(21)课件2.2.同步同步3 3位二进制计数器位二进制计数器 34寄存器与计数器(21)课件35寄存器与计数器(21)课件3.3.同步同步n n位二进制计数器位二进制计数器 计数器的构成具有一定的规律，可归纳如下：计数器的构成具有一定的规律，可归纳如下： （a a）同步）同步n n位二进制计数器由位二进制计数器由n n个个JKJK触发器组成；触发器组成；（b b）各个触发器之间采用）各个触发器之间采用级联方式级联方式，第一个触发器，第一个触发器的输入信号的输入信号J J0 0K K0 01 1，其它触发器的输入信号由，其它触发器的输入信号由计数方式决定。计数方式决定。 36寄存器与计数器(21)课件如果是加计数器则为如果是加计数器则为：如果是减计数器则为：如果是减计数器则为：37寄存器与计数器(21)课件6.3.2 6.3.2 同步非同步非二二进制计数器进制计数器 同步非同步非2n进制计数器的电路构成没有规律可循，进制计数器的电路构成没有规律可循，可采取可采取“观察观察”法法，其具体构成过程见书，其具体构成过程见书p15838寄存器与计数器(21)课件 1.1.同步同步5 5进制加法计数器进制加法计数器39寄存器与计数器(21)课件2.2.同步同步1010进制加计数器电路进制加计数器电路40寄存器与计数器(21)课件6.4 6.4 集成集成计数器计数器l主要内容：主要内容：l同步二进制加计数器74LS161的逻辑功能l同步十进制加/减计数器74LS192的逻辑功能l异步二进制加法计数器异步二进制加法计数器74LS93的逻辑功能l异步十进制加法计数器74LS90的逻辑功能l采用74LS161构成小于16的任意进制加计数器l采用74LS90构成小于10的任意进制加计数器l采用两片74LS161构成小于256的任意进制加法计数器l采用两片74LS90构成小于100的任意进制加法计数器41寄存器与计数器(21)课件6.4.1 6.4.1 集成同步二进制计数器集成同步二进制计数器 其产品多以四位二进制即十六进制为主，下面以典型产品74LS161为例讨论。42寄存器与计数器(21)课件异步清零。当异步清零。当CLR=0时，不管其它输入信号的状时，不管其它输入信号的状态如何，计数器输出将立即被置零。态如何，计数器输出将立即被置零。43寄存器与计数器(21)课件同步置数。当同步置数。当CLR=1（清零无效）、清零无效）、LD=0时，时，如果有一个时钟脉冲的上升沿到来，则计数器输出如果有一个时钟脉冲的上升沿到来，则计数器输出端数据端数据Q3Q0等于计数器的预置端数据等于计数器的预置端数据D3D0。44寄存器与计数器(21)课件数据保持。当数据保持。当CLR=1、LD=1，且且ETEP=0时，时，无论有没有时钟脉冲，计数器状态将保持不变。无论有没有时钟脉冲，计数器状态将保持不变。45寄存器与计数器(21)课件加法计数。当加法计数。当CLR=1、LD=1（置数无效）且置数无效）且ET=EP=1时，每来一个时钟脉冲上升沿，计数器时，每来一个时钟脉冲上升沿，计数器按照按照4位二进制码进行加法计数，计数变化范围为位二进制码进行加法计数，计数变化范围为00001111。该功能为它的最主要功能。该功能为它的最主要功能。进位信号进位信号RCO=ETQ3Q2Q1Q0。46寄存器与计数器(21)课件例例6-4 用用74LS161构成十二进制加法计数器。构成十二进制加法计数器。解：解：（1）反馈清零法）反馈清零法47寄存器与计数器(21)课件过渡过渡状态状态1100产生产生清零清零信号信号48寄存器与计数器(21)课件（2）反馈置数法（假设置数0001）49寄存器与计数器(21)课件000150寄存器与计数器(21)课件减计数减计数HHL加计数加计数HHLDCBADCBALLLLLLHQDQCQBQADCBACPDCPULDRD输输 出出预置数据输入预置数据输入时钟时钟预置预置清零清零异步清零：异步清零： 异步预置数：异步预置数： 课外：双时钟双时钟4位二进制同步可逆计数器位二进制同步可逆计数器 74LS193 同步加计数：同步加计数： 同步减计数：同步减计数： RD=1 RD=0, LD=0 RD=0, LD=1,CPD=1 RD=0, LD=1,CPU=1 51寄存器与计数器(21)课件6.4.2 6.4.2 集成同步非二进制计数器集成同步非二进制计数器 其产品多以其产品多以BCDBCD码为主，下面以典型产品码为主，下面以典型产品 74LS19274LS192为例讨论。为例讨论。 52寄存器与计数器(21)课件53寄存器与计数器(21)课件74LS192具有以下功能：具有以下功能：(1) CLR=1时时异步清零异步清零，它为高电平有效。，它为高电平有效。(2) CLR=0（异步清零无效）、异步清零无效）、LD=0时时异步置数异步置数。(3) CLR=0，LD=1（异步置数无效）且减法时钟异步置数无效）且减法时钟CPD=1时，则在加法时钟时，则在加法时钟CPU上升沿作用下，计数上升沿作用下，计数器按照器按照8421BCD码进行码进行递增计数递增计数：00001001。 (4) CLR=0，LD=1且加法时钟且加法时钟CPU1时，则在减时，则在减法时钟法时钟CPD上升沿作用下，按照上升沿作用下，按照8421BCD码进行码进行递递减计数减计数：10010000。(5) CLR=0，LD=1，且且CPU1，CPD=1时，计数时，计数器输出状态器输出状态保持不变保持不变。54寄存器与计数器(21)课件例例6-5 利用反馈置数法，用利用反馈置数法，用74LS192 构成七进制加法计构成七进制加法计数器。（要求采用预置数据输入：数器。（要求采用预置数据输入：0010。）。）解解：74LS192在加计数模式下的状态转换图在加计数模式下的状态转换图如如图图所示，所示， 55寄存器与计数器(21)课件56寄存器与计数器(21)课件6.4.3 6.4.3 集成异步二进制计数器集成异步二进制计数器 集成异步二进制计数器在基本异步计数器的基集成异步二进制计数器在基本异步计数器的基础上增加了一些辅助电路，以扩展其功能。典型产础上增加了一些辅助电路，以扩展其功能。典型产品是品是74LS9374LS93。 57寄存器与计数器(21)课件（1）触发器）触发器A为独立的为独立的1位二进制计数器；位二进制计数器；（2）触发器）触发器B、C、D三级为独立的三级为独立的3位二进制计数位二进制计数器（器（即八进制即八进制）；）；（3）将两者）将两者级联级联可构成可构成4位二进制计数器（即十六位二进制计数器（即十六进制）；进制）；58寄存器与计数器(21)课件(4) 计数器为异步清零，计数器为异步清零，R0(1)、R0(2)是清零输入端，且高电是清零输入端，且高电平有效。平有效。 因因此此，74LS93实实际际上上是是一一个个二二八八十十六六进进制制异异步步加加法法计计数数器器，采采用用反反馈馈清清零零法法可可构构成成小小于于十十六六的的任任意意进进制制异异步步加加法计数器。法计数器。59寄存器与计数器(21)课件60寄存器与计数器(21)课件例例6-6 74LS93的内部电路如图所示，采用下面两种的内部电路如图所示，采用下面两种不同的级联方式所构成的计数器有何不同？不同的级联方式所构成的计数器有何不同？（1）计数脉冲从）计数脉冲从CPA输入，输入，QA连接到连接到CPB；（2）计数脉冲从计数脉冲从CPB输入，输入，QD连接到连接到CPA；61寄存器与计数器(21)课件解解：上上述述两两种种级级联联方方式式所所构构成成的的计计数数器器都都是是4位位二二进进制制计计数数器器或或十十六六进进制制计计数数器器。但但计计数数器器输输出出状状态态的的高高、低低位位构构成成方方式式不不同同：对对于于级级联联方方式式（1），二二进进制制计计数数器器为为低低位位，八八进制计数器为高位，其输出状态为进制计数器为高位，其输出状态为QDQCQBQA；对对于于级级联联方方式式（2），八八进进制制计计数数器器为为低低位位，二二进进制制计计数数器器为高位，其输出状态为为高位，其输出状态为QAQDQCQB；62寄存器与计数器(21)课件6.4.4 集成异步非二进制计数器集成异步非二进制计数器 其典型产品是其典型产品是74LS9074LS90（或（或74LS29074LS290，两者的逻辑功能相同，两者的逻辑功能相同，但引脚图不同），它的内部电路及引脚图如图所示。但引脚图不同），它的内部电路及引脚图如图所示。 63寄存器与计数器(21)课件64寄存器与计数器(21)课件从图中可以看出：从图中可以看出：（1）触发器）触发器A为独立的为独立的1位二进制计数器。位二进制计数器。（2）触发器）触发器B、C、D三级为独立的三级为独立的3位五进制计数器，位五进制计数器，其计数状态范围为其计数状态范围为000100。65寄存器与计数器(21)课件（3）将二进制和五进制计数器级联可构成十进制）将二进制和五进制计数器级联可构成十进制计数器：计数器： 如果将如果将Q QA A与与CPCPB B相连相连，CPCPA A作为计数脉冲输入端，作为计数脉冲输入端，如图（如图（a a）所示，则计数器的输出端所示，则计数器的输出端Q QD D Q QC C Q QB B Q QA A为为84218421BCDBCD码十进制计数器。码十进制计数器。 66寄存器与计数器(21)课件工作原理分析工作原理分析67寄存器与计数器(21)课件如果将如果将Q QD D与与CPCPA A相连相连，CPCPB B作计数脉冲输入端，如作计数脉冲输入端，如图（图（b b）所示，则输出端所示，则输出端Q QA A Q QD D Q QC C Q QB B为为54215421BCDBCD码码十进制计数器。十进制计数器。68寄存器与计数器(21)课件工作原理分析工作原理分析69寄存器与计数器(21)课件74LS90具有以下功能：（具有以下功能：（1）异步清零异步清零。（。（2）异步置异步置9。（3）正常计数正常计数。（。（4）保持不变保持不变。70寄存器与计数器(21)课件例例6-7 分别采用反馈清零法和反馈置分别采用反馈清零法和反馈置9法，用法，用74LS90构成构成8421BCD码的码的8进制加法计数器。进制加法计数器。解：（解：（1）采用反馈清零法。采用反馈清零法。71寄存器与计数器(21)课件（2）采用反馈置采用反馈置9法。法。首先连接成首先连接成8421BCD码十进制计数器，然后在此基础码十进制计数器，然后在此基础上上采用反馈置采用反馈置9 9法。法。8进制加法计数器的计数状态为进制加法计数器的计数状态为10011001、0000000001100110，其状态转换图如图（，其状态转换图如图（a a）所示。所示。72寄存器与计数器(21)课件73寄存器与计数器(21)课件练习练习: 下图是几进制计数器下图是几进制计数器?答答: 8进制进制QD QC QB QAS9(1)S9(2)R0(1)R0(2)CPB CPACP74LS901000为过渡状为过渡状态，故输出端态，故输出端状态的变化范状态的变化范围围:0000011174寄存器与计数器(21)课件练习练习: 下图是几进制计数器下图是几进制计数器?答答: 7进制进制QD QC QB QAS9(1)S9(2)R0(1)R0(2)CPB CPACP74LS90&75寄存器与计数器(21)课件练习：用一片74LS90设计九进制计数器QD QC QB QAS9(1)S9(2)R0(1)R0(2)CPB CPACP74LS9076寄存器与计数器(21)课件6.4.5 集成计数器的扩展集成计数器的扩展 将两片计数器（分别为模将两片计数器（分别为模n n和模和模m m）相）相串接串接，可扩展，可扩展为为N = nmN = nm 的计数器。在此基础上再利用前面介绍的的计数器。在此基础上再利用前面介绍的反馈清零或反馈置数的方法，可构成反馈清零或反馈置数的方法，可构成小于小于N = nm N = nm 的的任意进制任意进制计数器。计数器。例例6-8 6-8 用两片用两片74LS16174LS161构成构成 256256进制进制加法计数器加法计数器。解：解：74LS16174LS161有专门的进位信号有专门的进位信号RCORCO，每片接成十六进制，每片接成十六进制，两片之间串接方式有两种：两片之间串接方式有两种： 77寄存器与计数器(21)课件两片之间串接方式两片之间串接方式78寄存器与计数器(21)课件 注意：注意：如果直接将低位片的进位信号如果直接将低位片的进位信号RCORCO作为高位片的时钟作为高位片的时钟脉冲，则当第脉冲，则当第1515个计数脉冲到来后，低位片输出状态将变成个计数脉冲到来后，低位片输出状态将变成11111111，使其，使其RCORCO由由0 0变为变为1 1，高位片就开始计数一次。，高位片就开始计数一次。这时，虽这时，虽然仍是然仍是256256进制计数器，但计数状态顺序发生了变化进制计数器，但计数状态顺序发生了变化。下面的。下面的时序波形图清楚地说明了这一点。时序波形图清楚地说明了这一点。 79寄存器与计数器(21)课件例例6-9 用两片用两片74LS16174LS161构成构成204204进制加法计数器。进制加法计数器。解：首先将两片解：首先将两片74LS16174LS161串接构成串接构成256256进制加法计数器，进制加法计数器，然后在此基础上采用然后在此基础上采用“整体反馈清零整体反馈清零”或或“整体反馈整体反馈置数置数”方法构成小于方法构成小于256256的任意进制加法计数器。的任意进制加法计数器。 80寄存器与计数器(21)课件图6-45例6-9：60进制加法计数器 81寄存器与计数器(21)课件 例例6-10 用两片74LS90构成8421BCD码的60进制加法计数器。 解：首先将每片解：首先将每片74LS9074LS90连接成连接成8421BCD8421BCD码的码的1010进制计数器，进制计数器，然后将低位片的进位信号然后将低位片的进位信号Q QD D送给高位片的送给高位片的CPCPA A，从而串接成，从而串接成100100进制计数器。进制计数器。 在此基础上，采用在此基础上，采用“整体反馈清零整体反馈清零”或或“整体反馈置整体反馈置数数”方法构成小于方法构成小于100100的任意进制计数器。的任意进制计数器。 82寄存器与计数器(21)课件QD QC QB QAS9(1)S9(2)R0(1)R0(2)CPB CPACP74LS90QD QC QB QAS9(1)S9(2)R0(1)R0(2)CPB CPACP74LS90用用2片片74LS90组成组成100进制计数器进制计数器100进制计数器进制计数器,计数范围计数范围: 0099。十位十位个位个位利用利用100进制计数器可构成小于进制计数器可构成小于100的任意进制计数器。的任意进制计数器。83寄存器与计数器(21)课件84寄存器与计数器(21)课件85寄存器与计数器(21)课件例例 用用2片片74LS90组成组成24进制计数器进制计数器QD QC QB QAS9(1)S9(2)R0(1)R0(2)CPB CPA74LS90QD QC QB QAS9(1)S9(2)R0(1)R0(2)CPB CPA74LS90CP计数范围为计数范围为 0023R0（1）、）、R0（2）同同时为时为1，输出，输出 清清0先接成先接成100进制计数器进制计数器它的进位信号？它的进位信号？86寄存器与计数器(21)课件6.4.6 集成计数器应用举例集成计数器应用举例 下面以数字钟为例，说明计数器在实际工作和生活中的应用。 87寄存器与计数器(21)课件