1时间时间(shjin)？第1页/共60页第一页，共61页。2Clocks和同步和同步(tngb)clock：特殊的设备，连续周期性地输出0，1.时钟周期（clockperiod,orclockcycletime.）时钟频率（clockfrequency）：hertz.Clocks通常用于同步电路。依赖连续的，可预期的0，1触发电路中某种事件，例如写入锁存器如果若干电路模块(mkui)共享时钟，则可以协调它们之间的行为。正如人类.时钟周期时钟周期 （clock period）第2页/共60页第二页，共61页。3Clocks在数字系统中普遍使用在数字系统中普遍使用处理器在一个内部时钟下工作处理器在一个内部时钟下工作.当代处理器芯片的时钟当代处理器芯片的时钟3.2GHz.时钟周期为时钟周期为0.31ns!内存模块也以时钟作为分类：内存模块也以时钟作为分类：如如“PC133”，“DDR400”注意：高的时钟不一定运行注意：高的时钟不一定运行(ynxng)更快更快!还应该考虑在一个还应该考虑在一个clockcycle里究竟完成了那些里究竟完成了那些工作工作第3页/共60页第三页，共61页。4记忆记忆(jy)？第4页/共60页第四页，共61页。5时序电路时序电路（Sequentialcircuits）存储单元是有记忆功能的单元。输出不仅依赖于输入，还有state状态有关，所谓状态即存储单元的当前内容相同输入下，可能产生不同的输出，与当前存储单元的内容相关。电路工作时可以改变(gibin)存储单元的内容。需要掌握分析和设计时序电路的一些新的技术.组合电路组合电路Inputs存储单元存储单元Outputs第5页/共60页第五页，共61页。6时序电路设备时序电路设备(shbi)的实例的实例密码锁.电梯控制器交通灯的控制计算机本身也是时序电路：当你按下键盘和鼠标时，计算机的响应(xingyng)不同，这取决于当前运行的程序和程序所处的状态。第6页/共60页第六页，共61页。7时序电路时序电路：具有记忆：具有记忆(jy)功能的硬件电路功能的硬件电路.学习内容学习内容:基本的记忆基本的记忆(jy)单元单元.时序电路的分析与设计时序电路的分析与设计.常用的时序部件常用的时序部件.第7页/共60页第七页，共61页。8什么什么(shnme)是存储器（单元，内存）是存储器（单元，内存）?存储单元存储单元(cnchdnyun)应有三个性质：应有三个性质：1.能够保存值能够保存值.2.能够将保存的值读出能够将保存的值读出.3.能够写入新值能够写入新值.一个一位存储单元一个一位存储单元(cnchdnyun)：1.能够保存一位二进制数能够保存一位二进制数,0或者或者1.2.能够读能够读.3.能够写能够写:Set：写：写1置位置位Reset,或或clear：写：写0.复位复位第8页/共60页第八页，共61页。9存储的基本存储的基本(jbn)思想思想如何让一堆门具有如何让一堆门具有“记忆记忆”?基本的想法基本的想法(xingf)是设计一个回路，电路的输出也是输入是设计一个回路，电路的输出也是输入.如下：如下：是记忆单元是记忆单元?能够记忆能够记忆Q,.能够读能够读.但是不能写但是不能写Q!没有没有(mi yu)输入的时候也输入的时候也有输出！有输出！第9页/共60页第九页，共61页。10锁存器锁存器（Latches）基本的记忆基本的记忆(jy)单元单元第10页/共60页第十页，共61页。11SRlatch锁存器锁存器SRlatch：用：用NOR代替代替(dit)反相器反相器inverters.Q，Q不仅是输出，也是内部输入不仅是输出，也是内部输入!外部输入为外部输入为R、S。Qnext=(R+Qcurrent)Qnext=(S+Qcurrent)第11页/共60页第十一页，共61页。12存储存储(cnch):SR=00S=0且R=0?方程:Qnext=(0+Qcurrent)=QcurrentQnext=(0+Qcurrent)=Qcurrent即当SR=00,Qnext=Qcurrent.所以(suy)不论Q为何值，它将保存该值.这就是锁存器的存储store功能.Qnext = (R + Qcurrent)Qnext = (S + Qcurrent)第12页/共60页第十二页，共61页。13置位置位:SR=10S=1且R=0?因为S=1,所以:Qnext=(1+Qcurrent)=0所以：Qnext=(0+0)=1总之：SR=10,Qnext=0，Qnext=1.此状态(zhungti)称为锁存器的“1”状态(zhungti)，实现了写“1”，即置位“set”。S称为置位端。注意：当S为1至Qnext=1，有两级门延迟。但一旦Qnext成为1，输出不再变化，成为稳定状态(zhungti)stablestate.Qnext = (R + Qcurrent)Qnext = (S + Qcurrent)第13页/共60页第十三页，共61页。14Qnext = (R + Qcurrent)Qnext = (S + Qcurrent)Latch的延迟的延迟(ynch)时序图对理解时序电路非常有用时序图对理解时序电路非常有用下面是下面是SR=10的时序图的时序图.0.假设初始状态假设初始状态,Q=0andQ=1.1.当当S=1,Q在在1个门延迟后从个门延迟后从1变到变到0。2.Q的变化的变化(binhu)以及以及R=0,使得使得Q在在1个门延迟后变为个门延迟后变为1.3.锁存器状态保持稳定直到锁存器状态保持稳定直到S，R发生变发生变化化(binhu)。 S RQQ012 3 4第14页/共60页第十四页，共61页。15复位复位(fwi)（置（置0）:SR=01S=0且且R=1?当当R=1：Qnext=(1+Qcurrent)=0Q的新值加到的新值加到NOR门，此时门，此时S=0.Qnext=(0+0)=1所以所以SR=01,Qnext=0，Qnext=1.此状态称为此状态称为(chnwi)锁存器的锁存器的“0”状态，状态，此操此操作称为作称为(chnwi)复位复位reset或或clear清清0.R端称为端称为(chnwi)复位端复位端“reset.”R端有效至输出为端有效至输出为“0”（Qnext为为1）需要两）需要两级门延迟。级门延迟。Qnext = (R + Qcurrent)Qnext = (S + Qcurrent)第15页/共60页第十五页，共61页。16SRlatche存储单元存储单元(cnchdnyun)!如右图，或非门如右图，或非门SR锁存器高电平有效锁存器高电平有效(yuxio).输出输出Q代表锁存器保存的数据，称为锁代表锁存器保存的数据，称为锁存器的状态存器的状态.下图称为状态表下图称为状态表statetable,包含输入，包含输入，现态，次态。现态，次态。第16页/共60页第十六页，共61页。17SRlatches是时序电路是时序电路!注意到注意到SR=00,Q的次态的次态可能为可能为“0”，也可能为，也可能为“1”，依赖于，依赖于Q的现态的现态.同样的输入产生了不同的输同样的输入产生了不同的输出，与锁存器的当前出，与锁存器的当前(dngqin)状态有关。状态有关。与组合电路不同。与组合电路不同。第17页/共60页第十七页，共61页。18SR=11?Qnext=Qnext=0与Q，Q互补的假设相反(xingfn)。若此时SR同时变化，S=0且R=0，则：Qnext=(0+0)=1Qnext=(0+0)=1Qnext=Qnext=1返回到NOR输入端，使得：Qnext=(0+1)=0Qnext=(0+1)=0电路进入到一个无限循环，Q，Q不断在0和1之间变化。所以要求不能出现SR=11!总结：当有效电平同时撤消时，次态不确定。所以SR=0为或非门SR锁存器的约束条件。Qnext = (R + Qcurrent)Qnext = (S + Qcurrent)00000011第18页/共60页第十八页，共61页。19SRlatchSR锁存器的其它形式：锁存器的其它形式：用用NAND取代取代(qdi)NOR成为成为SRlatch.在任何时刻，输入都能直接影响在任何时刻，输入都能直接影响(yngxing)输输出的状态。没有控制信号！出的状态。没有控制信号！第19页/共60页第十九页，共61页。20带有控制带有控制(kngzh)端的端的SR锁存器锁存器控制(kngzh)信号C作为使能信号注意：有效注意：有效(yuxio)电平为高电平电平为高电平第20页/共60页第二十页，共61页。21动作动作(dngzu)特点：在特点：在CLK=1的全部时间里，的全部时间里，S和和R的变化都将引起输出状态的变化。的变化都将引起输出状态的变化。导致空翻。导致空翻。电平(din pn)触发第21页/共60页第二十一页，共61页。22DlatchD latch： D (“data输入”) , C (“control控制(kngzh)输入”). C = 0, S = R=1, 保存. C = 1, Q =D.输入不会出现禁止组合.第22页/共60页第二十二页，共61页。23时序电路与状态图时序电路与状态图statediagram:每个节点表示一个状态，一个锁存器有两个状态:Q=0，Q=1.箭头上标有“input/state”、“input/output”，表示在特定”输入“下，状态迁移以及(yj)输出。Dlatch的状态图，输入为CD.0x/00x/1Q=0Q=111/110/0第23页/共60页第二十三页，共61页。24用锁存器作为用锁存器作为（+1）的存储器件）的存储器件：假设：锁存器存有被加数：假设：锁存器存有被加数：+读锁存器的当前值，即被加数读锁存器的当前值，即被加数.作作G=X+1运算运算结果存回锁存器结果存回锁存器.？锁存器是否从？锁存器是否从+中取到了陈旧的数中取到了陈旧的数.（采样太快）（采样太快）？是否需要？是否需要(xyo)在必要的时候禁止锁存器。在必要的时候禁止锁存器。采样过慢则工作效率低采样过慢则工作效率低+1+SXGLatchesDQC第24页/共60页第二十四页，共61页。25假设：4个锁存器存入初始值0000.利用+将其加为0001.这段时间，应禁止锁存器，避免(bmin)不需要的“偶而“进入到锁存器，即：+将0000加为0001.但是新的值还不能存入锁存器。C=0+1+SXGLatchesDQC000000001第25页/共60页第二十五页，共61页。26当+完成运算，使能锁存器，C=1,将新值存入锁存器。迅速禁止锁存器，以免在+完成0001+1=0010.之前(zhqin)将0001再次装入锁存器。+1+SXGLatchesDQC100010001+1+SXGLatchesDQC000010010第26页/共60页第二十六页，共61页。27所以，为了使电路正常工作，必须：所以，为了使电路正常工作，必须：禁止锁存器，直到禁止锁存器，直到+将新值准备好。将新值准备好。锁存器只需要在很短的时间使能，以便更新数据锁存器只需要在很短的时间使能，以便更新数据.两个问题两个问题(wnt): 如何知道新值已准备好如何知道新值已准备好?加入新的信号，当该信号变为加入新的信号，当该信号变为1时，锁存器知道时，锁存器知道+计算已完成，可计算已完成，可以将新数据存入。以将新数据存入。 如何使能如何使能,然后迅速禁止然后迅速禁止latches?使用触发器使用触发器第27页/共60页第二十七页，共61页。28使用使用clock同步锁存器和同步锁存器和+.时钟信号送入时钟信号送入C.用时钟信号控制锁存器，当其为用时钟信号控制锁存器，当其为1时，使能锁存器，可使其写入。时，使能锁存器，可使其写入。时钟周期必须时钟周期必须(bx)仔细设计仔细设计：不能太短，否则在不能太短，否则在+完成运算之前，就会开始写入旧值。完成运算之前，就会开始写入旧值。不能太长，否则不能太长，否则+可能可能“意外意外”存入一个新值。存入一个新值。如果如果+运行更快，则时钟周期可以更短。运行更快，则时钟周期可以更短。+1+SXGLatchesDQC第28页/共60页第二十八页，共61页。29Latches的局限性的局限性何时应该(ynggi)禁止锁存器？应该(ynggi)足够长，使得+已经完成了计算，但不能太长会影响系统的工作速度。但是不同的+完成不同运算所需的延迟时间不同，例如算术运算乘和加用时差别很大。通常很难确定操作需要的时间，锁存器需要使能和禁止时间+1+SXGLatchesDQC第29页/共60页第二十九页，共61页。30触发器触发器Flip-Flops锁存器的问题？何时使能锁存器.应该快速地禁止锁存器.即锁存器的定时所以，引入:时钟clocks，触发器flip-flopsClocks解决何时写入的问题.Flip-flops保证(bozhng)在精准的时刻快速地将数据写入。第30页/共60页第三十页，共61页。31瞬间使能的锁存器，即触发器瞬间使能的锁存器，即触发器.Dflip-flop：输入输入(shr)：C，D。输出：。输出：Q，Q.主锁存器主锁存器D（master）,从锁存器从锁存器SR（slave）。）。Flip-flops第31页/共60页第三十一页，共61页。32C控制D与SR锁存器分时工作(gngzu)。当C=0:masterlatch工作(gngzu)，Q(D)=Dslave禁止，Q(SR)=Q现态，不变.D触发器触发器采样采样(ci yn)新值新值保持保持(boch)旧值旧值第32页/共60页第三十二页，共61页。33当C=1,master禁止( jnzh)，输出不变.slave使能，Q(SR)=Q(D)=Q次态。采样采样(ci yn)新值新值保持保持(boch)旧值旧值第33页/共60页第三十三页，共61页。34Positiveedgetriggeringpositiveedge-triggered正边沿触发(chf)flip-flop.触发(chf)器输出Q在C的正边沿动作。（触发(chf)方式，何时动作）Q=D发生在C的上沿。（逻辑功能，如何动作）Dflip-flop与Dlatch逻辑功能相同，只是触发(chf)方式不同。边沿(binyn)触发第34页/共60页第三十四页，共61页。35第35页/共60页第三十五页，共61页。36第36页/共60页第三十六页，共61页。37Directinputs直接直接(zhji)输入（异步输入）输入（异步输入）触发器的初始值如何触发器的初始值如何(rh)确定确定?direct（asynchronous）输入。）输入。异步输入(shr)SR = 11 ， D触发器正常工作。第37页/共60页第三十七页，共61页。38第38页/共60页第三十八页，共61页。39Q初始值为0000.+计算( jsun)出0001,但触发器的状态还没有改变。+1+SXGFlip-flopsDQC0000+1+SXGFlip-flopsDQC00000001C Q0G0C Q0G0第39页/共60页第三十九页，共61页。40+的结果( jigu)瞬间“打入”触发器。触发器自动“shutoff”。+1+SXGFlip-flopsDQC00010010+1+SXGFlip-flopsDQC00010001C Q0G0C Q0G0第40页/共60页第四十页，共61页。41Characteristictables特性表characteristictables：Q(t+1)，Q(t)，以及数据(shj)输入端Q* QQn+1 Qn第41页/共60页第四十一页，共61页。42Characteristicequations特性(txng)方程（状态方程）characteristicequations。Q(t+1) = DQ(t)+DQ(t) =D000010101111Q(t+1) = D第42页/共60页第四十二页，共61页。43状态图状态图Q(t+1) = D第43页/共60页第四十三页，共61页。44Flip-flopJKflip-flop：JK=11翻转(fnzhun)。第44页/共60页第四十四页，共61页。45Characteristictables特性表Q(t+1)，Q(t)，以及数据(shj)输入端。第45页/共60页第四十五页，共61页。46Characteristicequations特性(txng)方程（状态方程）Q(t+1) = KQ(t) + JQ(t)00 0000 1110 0110 110100011011011110Q(t+1)=JKQ(t)+ JKQ(t)+ JKQ(t)+ JKQ(t) =KQ(t) + JQ(t)卡诺图？第46页/共60页第四十六页，共61页。47状态图状态图第47页/共60页第四十七页，共61页。48时序时序(shx)图图现态和次态J=1,K=1，Q(1)=1.Q(2)=Q(1)=0.J=1,K=0，Q(3)=1.CJKQ1234CJKQ1234第48页/共60页第四十八页，共61页。49“现态现态”and“次态次态”是相对是相对(xingdu)的的CJKQ1234CJKQ1234第49页/共60页第四十九页，共61页。50Positiveedgetriggered注意(zhy)：触发器的输出只取决于上沿时刻的输入。输入应满足建立时间“setuptimes”，保持“holdtimes”的要求。CJKQ1234第50页/共60页第五十页，共61页。51Flip-flopTflip-flop:翻转(fnzhun)。第51页/共60页第五十一页，共61页。52Characteristictables特性表Q(t+1)，Q(t)，以及数据(shj)输入端。第52页/共60页第五十二页，共61页。53Characteristicequations特性(txng)方程（状态方程）Q(t+1)= TQ(t) + TQ(t)= T Q(t)000011101110第53页/共60页第五十三页，共61页。54状态图状态图第54页/共60页第五十四页，共61页。55T触发器Q(t+1) = Q(t) 第55页/共60页第五十五页，共61页。56SR?0000001110011011010001101101*1111*第56页/共60页第五十六页，共61页。57第57页/共60页第五十七页，共61页。58触发器之间的转换(zhunhun)第58页/共60页第五十八页，共61页。59作业作业(zuy)5.45.75.135.155.185.19(a)5.225.275.28第59页/共60页第五十九页，共61页。60谢谢(xi xie)大家观赏！第60页/共60页第六十页，共61页。内容(nirng)总结1。输出不仅依赖于输入，还有state状态有关，所谓状态即存储单元的当前内容。需要(xyo)掌握分析和设计时序电路的一些新的技术.。1.能够保存值.。2.能够将保存的值读出.。3.能够写入新值.。SR latch。控制信号C作为使能信号。不能太短，否则在+完成运算之前，就会开始写入旧值。应该足够长，使得+已经完成了计算，但不能太长会影响系统的工作速度。通常很难确定操作需要(xyo)的时间，锁存器需要(xyo)使能和禁止时间。谢谢大家观赏第六十一页，共61页。