C波段频率合成源的研制波段频率合成源的研制指导老师：牟善祥答辩人： 陈凌云主讲内容v综述了频率合成技术的发展历史、现状，分析比较了不同的频率合成技术的各自具有的优缺点。v分析了锁相环PLL的结构和原理，指出影响电荷泵型锁相环的性能的因素。v介绍了DDS的基本结构和原理，分析了DDS频谱特性以及相位截断误差、幅度量化误差及DAC非线性对DDS频谱特性的影响。 主讲内容v根据C波段频率步进源的指标要求，提出一个将PLL和DDS相结合的设计方案。v选用AD9954设计完成了采用DDS技术的频率步进合成源的电路部分，并且进行了调试和测试。用ADISIMPLL仿真设计了频率步进源的PLL部分。 频率合成技术简介v频率合成是指从一个高稳定和准确的参考频率，经过各种技术处理，生成大量离散的频率输出。v这里的技术处理方法，可以是传统的用硬件实现频率的加、减、乘、除基本运算，可以是锁相技术，也可以是各种数字技术和计算技术；这里的参考频率可以由高稳定的参考振荡器（一般为晶体振荡器）产生。 频率合成技术发展的历史v第一代是直接频率合成技术（Direct synthesis），即将一个或多个高精度和高稳定度的基准源，经过混频、倍频和分频等加、减、乘、除四则运算产生所需的频率，再通过窄带滤波器滤出信号。 频率合成技术发展的历史v第二代是间接频率合成技术，这种方法主要是将相位反馈理论和锁相技术运用于频率合成领域，它的主要代表是锁相环PLL（Phase Lock Loop）频率合成。 频率合成技术发展的历史v第三代是直接数字频率合成（Digital Direct Frequency Synthesis，简称DDS）技术。利用数字方式累加相位，再以相位之和作为地址来查询正弦函数表，得到正弦波幅度的离散数字序列，最后经DAC（Digital Analog Converter）变换得到模拟正弦波输出。 频率合成技术的比较v第一代的直接频率合成技术由于其庞大的体积和较高的成本而逐渐被淘汰。vDDS具有频率分辨率高，输出相位噪声低的优点，但同时又存在杂散差的缺点；v而PLL虽然在输出频率步进比较小时相位噪声较差，但是它对杂散的抑制性能较好。v所以将DDS和PLL结合起来使用是一种较为合理的解决方案。 锁相环合成技术锁相环合成技术 vPLL包括四个基本部件：鉴相器PD 、环路滤波器LPF 、压控振荡器VCO 和分频器N.锁相环的噪声性能分析v鉴相器，分频器N，分频器R和输入源的的传递函数有一个共同的因子v而只有压控振荡器的传递函数是 v在环路带宽内，锁相环的噪声主要由输入信号源、鉴相器、分频器R，分频器N的噪声决定。v而在环路带宽以外，锁相环的噪声主要由VCO的噪声决定的。v选择环路带宽在两噪声源谱密度线的交叉点频率附近，这样环路比较接近于最佳状态。 锁相环的杂散性能分析v在鉴相频率较低时电荷泵的漏电流占主导地位（称为泄漏杂散）。v鉴相频率较高时电荷泵的不匹配占主导地位（称为脉冲杂散）。直接数字频率合成技术直接数字频率合成技术 v直接数字频率合成器是一种全数字化的频率合成器,具有频率分辨率高、频率切换速度快、频率切换时相位连续、输出相位噪声低和可以产生任意波形等优点。 DDS的结构原理图DDS的原理v正余弦可以用复数形式表示为 ：v如果R连续不断地绕圆旋转时, S 将取+R-R之间的任意值,。把S的大小看成我们欲重构的正弦函数的幅度。v把相位数字化，则相位的单位量化值（即单位步长）为2/2N,那么重构信号的幅度S对应的值也相应离散化了。 v设R不是连续不断地绕圆旋转,而是以相位增量K阶跃式旋转。v由左图可知，相位在周期的累加，输出幅度也是在周期的重复着，而重构信号的周期在幅度信号中就可以体现出来了。 相位增量为/4时相位和幅度的离散映射 相位增量为/8时相位和幅度的离散映射 v极端地，当相位增量大到每周期只有两个相位值时，输出频率值为fc/2,这就是我们熟知的Nyquist rate。v当相位增量减小到单位量化值即2/2N时，输出频率最小，为DDS系统输出频率的下限，也即DDS的频率分辨率。 DDS非理想状态下的频谱特性v由于DDS是先用数字技术构成离散数字信号再由数模转换器和滤波器变成模拟信号的，因而噪声和杂散的存在就变得不可避免。产生杂散的原因主要有三个。 产生杂散的原因v1)相位截断误差 实际DDS为了达到一定的频率分辨率，通常相位累加器的位数N都取得大。但由于受成本、ROM体积和功耗的限制，ROM的容量远小于,因此寻址ROM只采用相位累加器的高M位（M=N-B），其中B位被截断而未用，这样就引入了相位截断误差。 产生杂散的原因v2)幅度量化误差 理论上，一个正弦抽样点的幅值需用一个无限长的二进制代码才能精确表示，但实际中DDS受到ROM存储量、功耗和DAC分辨率等因素的限制，ROM中只截取了无限长二进制代码的高S位作为ROM的输出。因此引入了幅度量化误差或有限字长效应。产生杂散的原因v3)DAC的非线性误差 实际的DAC只有有限位输入（即分辨率有限），DAC自身存在比较严重的非线性失真，DAC在转换过程中还会出现尖峰脉冲，这些因素都直接影响到DDS的输出频谱。C波段频率步进源的指标要求波段频率步进源的指标要求 v中心频率 6.375GHzv频率捷变时间 小于10sv频率步进 0.375MHzv相位噪声 (10KHz)=-105dBc/Hz v杂散抑止度 优于-65dB系统方框图PLL输出频率(MHz) DDS输出频率(MHz) PLL与DDS的混频输出（MHz） 通过移频后C波段的输出(GHz) 75087.5112.25 837.5862.25 6.33756.36225 77587.5112.25 862.5887.25 6.36256.38725 80087.5112.25 887.5912.25 6.38756.41225 PLL的分析选择v环路带宽指开环传递函数幅度等于1时的频率。v环路带宽越小，则参考杂散和相位噪声越小，锁定速度越慢；环路带宽越宽，锁定速度越快，但参考杂散和相位噪声越大。 v在锁定时间要求不严的情况下，PLL噪声和VCO噪声交点处的频率作为环路带宽。一般取环路带宽为鉴相频率的1/10。 PLL的分析选择v相位余量指在开环传递函数幅度等于1时相位加180的和。v相位余量选择得越低，系统越不稳定；相位余量选择得越大，系统越稳定，但系统的阻尼振荡越小，即以增加锁定时间为代价。v因此，一般取4055之间，最优取48。PLL的分析选择v在传统的锁相环中，使用有源滤波器是为了获得零稳态相位差和无限的捕捉带宽。然而，电荷泵型的锁相环，本身就具有了这些优点，用无源滤波器就可以达到要求。v使用了更多的无源元件，其中的电阻元件增加了噪声；其次，阶数每增加一阶，传递函数的极点就多一个，对应相移也越大，系统稳定性就会下降。为了保证稳定，算出的元件值实际可能没法取到。所以，实际中滤波器的阶数很少大于四阶。 DDS的分析选择v设DDS的时钟频率是fc，理论上的输出频段为0/2fc。工程上应用DDS的输出频率应在02/5fc这一频段。 v输出频率要相对fc越低越好，这样可以取得较低的噪声基底。ADF4360-7简介vADF4360-7是一个双模分频PLL，内部集成有VCO。输出频率范围为350MHz1800MHz，另外还可以选择将输出二分频，所以也能够输出175MHz900MHz。使用的是3.3V的供电电源，双模分频器N，而且分频器N的模式可以选择，双模因子P有8/9、16/17两种选择。接口使用的是三线串行接口，还具有模拟和数字锁定指示。PLL输出频率vVCO输出频率为：vfvco是VCO的输出频率，P是当前的双模因子，B是13位计数器设定的分频比（范围从3到8191），A是5位计数器设定的分频比（范围从0到31），fREFIN是外部晶振产生的参考频率，R是参考频率之后的分频器。v设定ADF4360-7的最小输出频率为750MHz，最大输出频率为800MHz。v PLL设计优化在频率点： v选择频率步进为5MHz，由此可以得到参考频率之后的分频系数R为20。v取环路带宽为鉴相频率的1/10，所以设置环路带宽为500kHz，同时取相位余量为45。 选择了三阶无源滤波器 相位噪声结果频率(Hz) 总体相噪(dBc/Hz) VCO相噪(dBc/Hz) 芯片相噪(dBc/Hz) 滤波器相噪(dBc/Hz) 100-105.2 -109.4-105.2 -189.91k-105.2 -176.7-105.2 -169.910k-105.2 -154.8-105.2 -149.9100k-104.4-134.5-104.4-130.31M-109.8-135.7-109.8-129.2PLL锁定时间结论 v频率锁定： PLL锁定在1kHz容限的时间是5.87s; PLL锁定在10Hz容限的时间是8.29s。v相位锁定（VCO的输出相位）： PLL锁定在10度容限的时间是3.48s; PLL锁定在1度容限的时间是4.71s。AD9954简介vAD9954是采用先进的DDS技术开发的高集成度DDS器件。它内置高速、高性能D/A转换器及超高速比较器，能产生200MHz的模拟正弦波。AD9954内含102432静态RAM，利用该RAM可实现高速调制，并支持几种扫频模式。AD9954可提供自定义的线性扫频操作模式，通过AD9954的串行I/O口输入控制字可实现快速变频且具有良好的频率分辨率。 DDS输出频率扫频要求v输出一段87.5MHz112.25MHz的扫频频谱。设置的频率步进为0.375MHz，一共是67个频率点，66个频率步进，任两个频率点之间的时间间隔是0.5s，所以整个频段的扫频时间是33s。 线性扫频模式实物电路测试结果谢谢！