第四章组合逻辑电路第四章组合逻辑电路4.1组合逻辑电路的特点是组合逻辑电路的特点是：电路在任何时刻产生的稳定的输出信号，电路在任何时刻产生的稳定的输出信号，仅取决于该时刻的输入信号。而与输入信仅取决于该时刻的输入信号。而与输入信号作用前电路原来的状态无关。号作用前电路原来的状态无关。本章的重点：本章的重点：一是掌握常用的组合逻辑电路一是掌握常用的组合逻辑电路的逻辑功能、电路结构及其应用；二是掌握的逻辑功能、电路结构及其应用；二是掌握组合逻辑电路的分析与设计方法组合逻辑电路的分析与设计方法7/29/2024阜师院数科院4.2 组合逻辑电路的分析与设计组合逻辑电路的分析与设计1. 由给定的逻辑图逐级写出逻辑关系表达式。由给定的逻辑图逐级写出逻辑关系表达式。分析步骤：分析步骤：2. 用逻辑代数或卡诺图对逻辑代数进行化简。用逻辑代数或卡诺图对逻辑代数进行化简。3. 列出输入输出状态表并得出结论。列出输入输出状态表并得出结论。电路电路 结构结构输入输出之间输入输出之间的逻辑关系的逻辑关系4.2.14.2.1组合逻辑电路的分析方法组合逻辑电路的分析方法7/29/2024阜师院数科院例例1：分析下图的逻辑功能。分析下图的逻辑功能。 &ABF7/29/2024阜师院数科院真值表真值表特点：特点：输入相同为输入相同为“1”； 输入不同为输入不同为“0”。同或门同或门=1ABF7/29/2024阜师院数科院例例2：分析下图的逻辑功能。分析下图的逻辑功能。 &ABF7/29/2024阜师院数科院真值表真值表特点：特点：输入相同为输入相同为“0”； 输入不同为输入不同为“1”。异或门异或门=1ABF7/29/2024阜师院数科院例例3：分析下图的逻辑功能。分析下图的逻辑功能。 被封锁被封锁MF&2&3&4A1107/29/2024阜师院数科院10被封锁被封锁1特点：特点： M=1时选通时选通A路信号；路信号； M=0时选通时选通B路信号。路信号。M&2&3&4AB1F选通电路选通电路7/29/2024阜师院数科院任务任务要求要求最简单的最简单的逻辑电路逻辑电路一一. 进行逻辑抽象进行逻辑抽象设计步骤：设计步骤： 用逻辑函数来描述某一事物的因果关系。用逻辑函数来描述某一事物的因果关系。逻辑抽象又分如下几步：逻辑抽象又分如下几步：4.2.2 组合逻辑电路的设计组合逻辑电路的设计 7/29/2024阜师院数科院1.分析事件的因果关系，确定输入变量和输出变量。分析事件的因果关系，确定输入变量和输出变量。通常把引起事件的原因定为输入变量，而把事件的通常把引起事件的原因定为输入变量，而把事件的结果作为输出变量。结果作为输出变量。2.定义逻辑状态的含义定义逻辑状态的含义逻辑赋值。逻辑赋值。以二以二值逻辑的值逻辑的0和和1两种状态分别代表输入变量和两种状态分别代表输入变量和输出变量的两种不同状态。输出变量的两种不同状态。3.根据给定的因果关系列出逻辑真值表。根据给定的因果关系列出逻辑真值表。二、写出逻辑表达式二、写出逻辑表达式为为便于对逻辑函数进行化简和变换，需要把真值便于对逻辑函数进行化简和变换，需要把真值表转换为对应的逻辑函数式。表转换为对应的逻辑函数式。7/29/2024阜师院数科院三、选定器件的类型三、选定器件的类型 为了产生所需要的逻辑函数，既可以用小规模集成门为了产生所需要的逻辑函数，既可以用小规模集成门电路组成相应的逻辑电路，也可以用中规模常用组合逻电路组成相应的逻辑电路，也可以用中规模常用组合逻辑器件或可编程逻辑器件等构成相应的逻辑电路。辑器件或可编程逻辑器件等构成相应的逻辑电路。 四、将逻辑函数化简或变换成适当的形式四、将逻辑函数化简或变换成适当的形式 在使用小规模集成门电路进行设计时，为获得最在使用小规模集成门电路进行设计时，为获得最简单的设计结果，需将函数式化成最简形式。简单的设计结果，需将函数式化成最简形式。 在使用中规模芯片设计时，需要把函数式变换在使用中规模芯片设计时，需要把函数式变换为与芯片表达式相应的形式，以便使用最少的器为与芯片表达式相应的形式，以便使用最少的器件和最简单的连线接成所要求的逻辑电路。件和最简单的连线接成所要求的逻辑电路。 用用可编程器件设计的方法将在后面讲叙。可编程器件设计的方法将在后面讲叙。7/29/2024阜师院数科院五、根据化简或变换后的表达式，画出逻辑电路五、根据化简或变换后的表达式，画出逻辑电路至此，原理性设计已经完成。至此，原理性设计已经完成。 六、工艺设计六、工艺设计 为了把逻辑电路实现为具体的电路装置，还要作为了把逻辑电路实现为具体的电路装置，还要作一系列的工艺设计工作。如抗干扰问题、带负载问一系列的工艺设计工作。如抗干扰问题、带负载问题、电源、面板、机箱设计等问题。题、电源、面板、机箱设计等问题。逻辑问题逻辑抽象逻辑表达式选定器件类型函数式化简逻辑电路图函数式变换MSI、LSI实现SSI实现 组合电路设计过程7/29/2024阜师院数科院例：例：设计三人表决电路（设计三人表决电路（A、B、C）。）。每人一个按每人一个按键，如果同意则按下，不同意则不按。结果用键，如果同意则按下，不同意则不按。结果用指示灯表示，多数同意时指示灯亮，否则不亮。指示灯表示，多数同意时指示灯亮，否则不亮。1. 首先指明逻辑符号取首先指明逻辑符号取“0”、“1”的含义。的含义。2. 根据题意列出真值表根据题意列出真值表。真值表真值表三个按键三个按键A、B、C按下时为按下时为“1”，不按时为，不按时为“0”。输。输出是出是F，多数赞成时是多数赞成时是“1”，否则是，否则是“0”。7/29/2024阜师院数科院真值表真值表3. 画出卡诺图，并用卡诺画出卡诺图，并用卡诺图化简：图化简：ABC0001111001ABACBC7/29/2024阜师院数科院4. 根据逻辑表达式画出逻辑图。根据逻辑表达式画出逻辑图。& 1&AB BCF(1) 若用与或门实现若用与或门实现7/29/2024阜师院数科院&ABCF(2) 若用与非门实现若用与非门实现7/29/2024阜师院数科院4.3 常用组合逻辑功能器件常用组合逻辑功能器件编码编码编码编码完成代码与某一系列的数字或事物产生完成代码与某一系列的数字或事物产生完成代码与某一系列的数字或事物产生完成代码与某一系列的数字或事物产生一一对应关系的过程一一对应关系的过程一一对应关系的过程一一对应关系的过程4.3.1编码器编码器编码器编码器执行编码功能的电路执行编码功能的电路执行编码功能的电路执行编码功能的电路 在二值逻辑电路中，信号都是以高、低电平的形在二值逻辑电路中，信号都是以高、低电平的形在二值逻辑电路中，信号都是以高、低电平的形在二值逻辑电路中，信号都是以高、低电平的形式给出的。因此，编码器的逻辑功能就是把输入的式给出的。因此，编码器的逻辑功能就是把输入的式给出的。因此，编码器的逻辑功能就是把输入的式给出的。因此，编码器的逻辑功能就是把输入的每一个高、低电平信号编程一组二进制代码。每一个高、低电平信号编程一组二进制代码。每一个高、低电平信号编程一组二进制代码。每一个高、低电平信号编程一组二进制代码。一、普通编码器一、普通编码器 目前经常使用的编码器有普通编码器和优先编目前经常使用的编码器有普通编码器和优先编码器两类。码器两类。 在在普通编码器中，任何时刻只允许输入一个待普通编码器中，任何时刻只允许输入一个待编码的信号，否则输出将发生混乱。编码的信号，否则输出将发生混乱。7/29/2024阜师院数科院n个二进制代码（个二进制代码（n位二进制数）有位二进制数）有2n种种不同的组合，可以表示不同的组合，可以表示2n个信号。个信号。二进制编码器二进制编码器二进制编码器的作用：二进制编码器的作用：将一系列信号状态编制成将一系列信号状态编制成二进制代码。二进制代码。例：例：用与非门组成三位二进制编码器。用与非门组成三位二进制编码器。-八线八线-三线编码器三线编码器设八个输入端为设八个输入端为I1 I8，八种状态，八种状态，与之对应的输出设为与之对应的输出设为F1、F2、F3，共三共三位二进制数。位二进制数。7/29/2024阜师院数科院真值表真值表7/29/2024阜师院数科院I1I2I3I4I5I6I7I8&F3F2F18-3 编码器逻辑图编码器逻辑图7/29/2024阜师院数科院二二.优先编码器优先编码器在前面介绍的编码器存在这样一个问题在前面介绍的编码器存在这样一个问题:当输入信当输入信号同时有两个或两个以上有效时号同时有两个或两个以上有效时,输出将发生混乱。输出将发生混乱。在数字系统中，特别是在计算机系统中，常常要在数字系统中，特别是在计算机系统中，常常要控制多个对象，如打印机，磁盘驱动器，输入键控制多个对象，如打印机，磁盘驱动器，输入键盘等。盘等。当某个时刻有两个以上设备请求服务时，主机必当某个时刻有两个以上设备请求服务时，主机必须能按事先安排好的次序予以响应，这对每个外须能按事先安排好的次序予以响应，这对每个外设而言就有一个优先级别的问题。设而言就有一个优先级别的问题。能够对多个输能够对多个输入信号进行排队的编码器就是优先编码器入信号进行排队的编码器就是优先编码器。4线线-2线优先编码器功能表线优先编码器功能表 1 1 1 X X X 0 1 0 1 X X 1 0 0 0 1 X 0 0 0 0 0 1 Y0 Y1 I3 I2 I1 I0 输出 输入优先级别：优先级别：I3最高、最高、I2次之、次之、I0最低最低7/29/2024阜师院数科院2.集成电路编码器集成电路编码器74147和和74148均有均有TTL和和CMOS的定型产品。的定型产品。1）.8线线-3线优先编码器线优先编码器74148 该编码器有该编码器有8个信号个信号输入端，输入端，3个二进制码个二进制码输出端。此外，电路输出端。此外，电路还设置了输入使能还设置了输入使能EI， (s)，输出使能输出使能EO（ys)和优先编码工和优先编码工作状态标志作状态标志GS（yex，）。7/29/2024阜师院数科院74148功能表：功能表： 输入输入 输出输出S01234567Y2Y1Y0YEXYSHXXXXXXXXHHHHHLHHHHHHHHHHHHLLXXXXXXXLLLLLHLXXXXXXLHLLHLHLXXXXXLHHLHLLHLXXXXLHHHLHHLHLXXXLHHHHHLLLHLXXLHHHHHHLHLHLXLHHHHHHHHLLHLLHHHHHHHHHHLH7/29/2024阜师院数科院例例4.3.1用两片用两片74148组成组成16位输入、位输入、4位二进制码输位二进制码输出的优先编码器，将出的优先编码器，将A0A1516个低电平输入编为个低电平输入编为00001111 16个个4位二进制代码。位二进制代码。A15优先权最高。优先权最高。7/29/2024阜师院数科院3、二、二-十进制优先编码器十进制优先编码器二二-十进制编码器的作用：十进制编码器的作用：将十个状态（对应于将十个状态（对应于十进制的十个数十进制的十个数）编制成编制成BCD码。码。十个输入十个输入需要几位输出？需要几位输出？四位四位列出状态表如下：列出状态表如下：输入：输入：I0 I9输出：输出：Y3 Y07/29/2024阜师院数科院状态表状态表Y0101010101011100110011110000111100111111110111111111 X011111111XX01111111XXX0111111XXXX011111XXXXX01111XXXXXX0111XXXXXXX011XXXXXXXX0Y1Y2Y3I9I8I7I6I5I4I3I2I1输输 出出输输 入入Y2=I7I8I9+ I6 I7I8I9+ I5 I6 I7I8I9 +I4 I5 I6 I7 I8 I9 Y2=（I7+ I6 I7+ I5 I6 I7 +I4 I5 I6 I7 ）I8 I9 7/29/2024阜师院数科院图图图图4.3.5 4.3.5 二十进制优先编码器二十进制优先编码器二十进制优先编码器二十进制优先编码器74LS14774LS147的逻辑图的逻辑图的逻辑图的逻辑图Y3=I8+I9=I8I97/29/2024阜师院数科院4.3.2译码器译码器/数据分配器数据分配器 译码是编码的逆过程，它的功能是将具有特定含义译码是编码的逆过程，它的功能是将具有特定含义的二进制码进行辩别，并转换成控制信号。具有译码的二进制码进行辩别，并转换成控制信号。具有译码功能的逻辑电路称为译码器。功能的逻辑电路称为译码器。 译码器可分为两种类型：唯一地址译码器，代码译码器可分为两种类型：唯一地址译码器，代码变换器。变换器。一、一、.唯一地址译码器：唯一地址译码器：将一系列代码转换成与之一一将一系列代码转换成与之一一对应的有效信号，亦称为对应的有效信号，亦称为二进制二进制 译码器译码器。二进制译码器的作用：二进制译码器的作用：将将n种输入的组合译成种输入的组合译成2n种电路状态。也叫种电路状态。也叫n-2n线译码器。线译码器。译码器的输入译码器的输入 一组二进制代码一组二进制代码译码器的输出译码器的输出一组高低电平信号一组高低电平信号7/29/2024阜师院数科院二进制译码器的一般结构二进制译码器的一般结构 二进制二进制 译码器译码器EI使能输入使能输入X0 X1Xn-1Y0Y1Y2n-1&A1A0输入输入控制端控制端输出输出2-4线译码器线译码器74LS139的内部线路的内部线路7/29/2024阜师院数科院74LS139的功能表的功能表“”表示低电平有效。表示低电平有效。7/29/2024阜师院数科院74LS139管脚图管脚图一片一片139种含两个种含两个2-4译码器译码器7/29/2024阜师院数科院图图图图4.3.7 4.3.7 用二极管与门阵列组成的用二极管与门阵列组成的用二极管与门阵列组成的用二极管与门阵列组成的3 3线线线线8 8线译码器线译码器线译码器线译码器7/29/2024阜师院数科院 1 1 1 1 1 11Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7A0 A1 A2&S1 S2,S3用与非门组成的用与非门组成的3线线8线译码器线译码器74LS1387/29/2024阜师院数科院74LS138功能表：功能表：A2 A1 A0 S1 S2+ S31 0 0 1 1 1 1 1 0 1 1 1 1允许端允许端选选 择择输输 出出 端端 1 1 1 1 1 1 1 1 10 1 1 1 1 1 1 1 11 0 0 0 0 0 1 1 1 1 1 1 11 0 0 0 1 1 0 1 1 1 1 1 11 0 0 1 0 1 1 0 1 1 1 1 11 0 1 0 0 1 1 1 1 0 1 1 11 0 1 0 1 1 1 1 1 1 0 1 11 0 1 1 0 1 1 1 1 1 1 0 11 0 1 1 1 1 1 1 1 1 1 1 00Y1Y2Y3Y4Y5YY6 Y77/29/2024阜师院数科院允许译码条件下，各允许译码条件下，各输出逻辑式输出逻辑式为：为： 是是A 2A1 A0三个三个变量的全部变量的全部最小项最小项的译码输出的译码输出利用利用3-8线译码器线译码器可以很方便的实可以很方便的实现现逻辑函数逻辑函数1A0A1Y =A0A1A2Y6=A0A1A2Y3=A0A1A2Y4=A0A1A2Y5=A0A1A2Y0=A0A1A2Y7=A0A1A2Y2=A27/29/2024阜师院数科院允许允许(使能使能)输出输出数数 据据 输输 出出管管脚脚图图地地1234567816 15 14 13 12 11 10974LS138组件：组件：3 - 8线线译码器译码器输入输入7/29/2024阜师院数科院例例. 用一个用一个3-8线译码器实现函数：线译码器实现函数：解：解：A2A1A0S1S2S301XYZY7Y4Y2Y074LS138F7/29/2024阜师院数科院解：Z0= D3 D2D1 D0Z0= D3 D2D1 D0Z15= D3 D2D1 D0例例2 试用两片试用两片74LS138组成组成4线线16线译码器，将输线译码器，将输入入4位二进制代码位二进制代码D3 D2 D1 D0译成译成16个独立的低电个独立的低电平信号输出平信号输出Z0Z15。7/29/2024阜师院数科院二、二、.二二-十进制译码器十进制译码器(7442) 这种译码器应有这种译码器应有4个输入端个输入端,10个输出端。它把个输出端。它把00001001十组输入信号译成对应的十个输出。功能表十组输入信号译成对应的十个输出。功能表和逻辑图见书和逻辑图见书P178。*数据分配器数据分配器实现数据分配功能的逻辑电路称为数据分配器。数据分实现数据分配功能的逻辑电路称为数据分配器。数据分配配将一个数据源来的数据根据需要送到多个不同的将一个数据源来的数据根据需要送到多个不同的通道上去。通道上去。Y0Y1Y7数据输入数据输入地址输入地址输入3数据分配示意图数据分配示意图3/8译码器作为数据分配器译码器作为数据分配器 Y0 G2A Y1Y7G2BG1 0 1 01A B C当当G2A为为1时该芯片没选中时该芯片没选中所有输出为所有输出为1，Y2亦为亦为1；当；当G2A为为0时，芯片选中，由时，芯片选中，由于于ABC=010，Y2=0，实现实现了数据分配。了数据分配。7/29/2024阜师院数科院三、显示译码器（代码变换器）三、显示译码器（代码变换器）二二-十十进制编码进制编码显示译显示译码器码器显示显示器件器件在数字系统中，常常需要将运算结果用人们在数字系统中，常常需要将运算结果用人们习惯的十进制显示出来，这就要用到习惯的十进制显示出来，这就要用到显示译码器显示译码器。1、七段字符显示器件、七段字符显示器件bcdefga 常用的七段显示器可由常用的七段显示器可由7个条状的个条状的LED（Light Emitting Diode）或）或LCD（Liquid Crystal Display）做成。做成。7/29/2024阜师院数科院1）、）、LED七段字符显示器的原理简介七段字符显示器的原理简介 发光二极管使用的材料与普通的硅二极管和锗二极管不发光二极管使用的材料与普通的硅二极管和锗二极管不同，有同，有磷砷化镓磷砷化镓、磷化镓磷化镓、砷化镓砷化镓等几种，而且半导体中的杂等几种，而且半导体中的杂质浓度很高。当外加正向电压时，大量的质浓度很高。当外加正向电压时，大量的电子和空穴在扩散过电子和空穴在扩散过程中复合程中复合，其中，其中一部分电子从导带跃迁到价带一部分电子从导带跃迁到价带，把多余的能量把多余的能量以光的形式释放出来，便发出一定波长的可见光。以光的形式释放出来，便发出一定波长的可见光。 磷砷化镓发光二极管发出的光线波长与磷和砷的比例有磷砷化镓发光二极管发出的光线波长与磷和砷的比例有关，含磷的比例越大波长越短，同时发光的效率也随之降低。关，含磷的比例越大波长越短，同时发光的效率也随之降低。常用的常用的LED发出光线的波长大约在发出光线的波长大约在6500左右，呈橙红色。左右，呈橙红色。 在在BS201等一些数码管中还在右下角增设了一个小数点，等一些数码管中还在右下角增设了一个小数点，形成所谓八段数码管，如图所示。形成所谓八段数码管，如图所示。LED数码管在连接上有共数码管在连接上有共阴极和共阳极两种，阴极和共阳极两种，BS201是属于共阴极的，如下图（是属于共阴极的，如下图（a）所所示。示。 LED的特点的特点：优点：优点：工作电压低、体积小、寿命长、响应工作电压低、体积小、寿命长、响应时间短（小于时间短（小于0.1s）、）、亮度较高等亮度较高等；缺点：工作电流较大缺点：工作电流较大（10mA/段）。段）。7/29/2024阜师院数科院cabcdfgea b c d e f g1 1 1 1 1 1 00 1 1 0 0 0 01 1 0 1 1 0 1（a）共阴极LEDa b c d e f g ha b c d e f g h（b）共阳极LED（dp）7/29/2024阜师院数科院2）.LCD七段显示器原理简介七段显示器原理简介 液晶是一种既具有液体的流动性又具有光学特性的有液晶是一种既具有液体的流动性又具有光学特性的有机化合物。机化合物。它的它的透明度和呈现的颜色透明度和呈现的颜色受受外加电场外加电场的影响，的影响，LCD字符显示器就是利用这一特性来做的。字符显示器就是利用这一特性来做的。 在没有外加电场在没有外加电场的情况下，液晶分子的情况下，液晶分子按一特定取向整齐地按一特定取向整齐地排列着，如图（排列着，如图（a）所示。这时液晶为所示。这时液晶为透透明状态明状态，射入的光线，射入的光线大部分由反射电极反大部分由反射电极反射回来，射回来，显示器呈白显示器呈白色。色。电极上加电压无外电场符号7/29/2024阜师院数科院 在在电极上加电压以后电极上加电压以后，液晶分子因电离而产生正离子，这，液晶分子因电离而产生正离子，这些正离子在电场的作用下些正离子在电场的作用下运动并碰撞其他液晶分子，破坏了运动并碰撞其他液晶分子，破坏了液晶分子的整齐排列液晶分子的整齐排列，使液晶呈现混浊状态使液晶呈现混浊状态，如图（，如图（b）所示。所示。这时射入的光线散射后仅有少量反射回来，故显示器这时射入的光线散射后仅有少量反射回来，故显示器呈暗灰呈暗灰色色。这种现象称为。这种现象称为散射效应散射效应。外加电场消失后，液晶又恢复。外加电场消失后，液晶又恢复到整齐排列的状态。如果将七段透明的电极排列成到整齐排列的状态。如果将七段透明的电极排列成8字形，则字形，则只要选择不同的电极组合并加以正电压，就能显示出各种字只要选择不同的电极组合并加以正电压，就能显示出各种字符来。符来。 为了使离子撞击液晶分子为了使离子撞击液晶分子的过程不断进行，通常在液的过程不断进行，通常在液晶显示器的两个电极上加以晶显示器的两个电极上加以数十至数百周的交变电压。数十至数百周的交变电压。对交变电压的控制可以用异对交变电压的控制可以用异或门实现，如图（或门实现，如图（a）所示。所示。最大的优点：功耗小（1mW/cm2）7/29/2024阜师院数科院2. BCD七段显示译码器七段显示译码器 半导体数码管和液晶显示器都可以用半导体数码管和液晶显示器都可以用TTL或或CMOS集成集成电路直接驱动。电路直接驱动。 BCD七段显示译码器七段显示译码器的作用就是要将输入的的作用就是要将输入的BCD代码译成数码管所需要的驱动信号，以便数码代码译成数码管所需要的驱动信号，以便数码管用十进制数字显示出管用十进制数字显示出BCD代码所表示的数字。代码所表示的数字。 假设以假设以A3A2A1A0表示显示译码器的输入表示显示译码器的输入BCD代码，以代码，以Ya Yb Yc Yd YeYfYg表示输出的表示输出的7位二进制位二进制代码，并规定用代码，并规定用1表示数码管中字段的点亮状态，表示数码管中字段的点亮状态，用用0表示字段的熄灭状态。则根据显示字形的要求表示字段的熄灭状态。则根据显示字形的要求可列出如下真值表。可列出如下真值表。 7/29/2024阜师院数科院输输 入入输输 出出数字数字A3 A2 A1 A0Ya Yb Yc Yd Ye Yf Yg字形字形01234567890 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11 1 1 1 1 1 00 1 1 0 0 0 01 1 0 1 1 0 11 1 1 1 0 0 10 1 1 0 0 1 11 0 1 1 0 1 10 0 1 1 1 1 11 1 1 0 0 0 01 1 1 1 1 1 11 1 1 0 0 1 11011121314151 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 10 0 0 1 1 0 10 0 1 1 0 0 10 1 0 0 0 1 11 0 0 1 0 1 10 0 0 1 1 1 10 0 0 0 0 0 0abcdef00 01 11 10 00011110A3A2A1A01011011011000100Ya=A2A0+ A3A1+ A 3A2A1A0由表可看到，这里与每一个输入代码对应的输出不是一根输出线上的高低电平，而是一组7位代码，所以它已不是普通的译码器，叫代码变换器更确切。7/29/2024阜师院数科院图图图图4.3.15 4.3.15 BCDBCD七段七段七段七段显示译码器显示译码器显示译码器显示译码器74487448的逻辑图的逻辑图的逻辑图的逻辑图7/29/2024阜师院数科院十进制十进制或功能或功能 输入输入BI/RBO 输出输出字型LTRBID C BAa bcdefg 01100 0011 11111011X00 0110 11000021X00 1011 1011011X1151X11 1110 001111消隐消隐XXXX XX 0入入0 000000脉冲消脉冲消隐隐1000 000出出0 000000试灯试灯0XXX XX 11 1111118 BCD七段显示译码器七段显示译码器7448的逻辑功能表的逻辑功能表 7/29/2024阜师院数科院1、灭灯输入、灭灯输入/灭零输出灭零输出BI/RBO2、 动态灭零输入动态灭零输入RBI(所谓动态是对多位而言它并不固定所谓动态是对多位而言它并不固定接接0） (和和 RBO配对使用，这里的配对使用，这里的Rripple 行波，波纹）行波，波纹） 当当LT=1，RBI=0且且输入代码输入代码=0000时，各段输出均为时，各段输出均为0，与与BCD码相应的字型码相应的字型0熄灭，故称灭零。此时熄灭，故称灭零。此时BI/RBO是输出是输出端，且端，且RBO=0。 BI/RBO是特殊控制端，有时作输入，有时作输出。当是特殊控制端，有时作输入，有时作输出。当BI/RBO作输入使用且作输入使用且BI=0时，无论其他输入是什么电平，所时，无论其他输入是什么电平，所有各段输出均为有各段输出均为0，对应表中消隐行。，对应表中消隐行。3、 动态灭零输出动态灭零输出 RBOBI/RBO作为输出使用时，受控于作为输出使用时，受控于LT和和RBI。当。当LT=1且且RBI=0，输入代码输入代码A 3A 2 A 1A 0=0000时，时，RBO=0；若；若LT=0或或者者RBI=1，则，则RBO=1。该端主要用于显示多位数字时，多个该端主要用于显示多位数字时，多个译码器之间的连接（接下一位的译码器之间的连接（接下一位的RBI）。）。7448有有3个辅助控制端个辅助控制端LT、RBI、BI/RBO，现分别简要说现分别简要说明如下：明如下：7/29/2024阜师院数科院下面举一个利用下面举一个利用7448实现多位数字译码显示的例子，通过它实现多位数字译码显示的例子，通过它了解各控制端的用法，特别是如何动态灭了解各控制端的用法，特别是如何动态灭0，实现无意义位，实现无意义位的消隐。的消隐。4、试灯输入、试灯输入LT当当LT=0时，时，BI/RBO是输出端，且是输出端，且RBO=1，此时无论其他此时无论其他输入端是什么状态，所有各段输出均为输入端是什么状态，所有各段输出均为1，显示，显示8。用于检。用于检测芯片的好坏。测芯片的好坏。图图图图4.3.19 4.3.19 有灭零控制的有灭零控制的有灭零控制的有灭零控制的8 8位数码显示系统位数码显示系统位数码显示系统位数码显示系统例如，要用整数部分为例如，要用整数部分为5位，小数部分为位，小数部分为3为的为的8位数显位数显系统显示系统显示13.07这个数字，如果没有灭零输入功能，它这个数字，如果没有灭零输入功能，它将显示将显示00013.070。但按下图所接的电路将只显示。但按下图所接的电路将只显示13.07这这4位数字。位数字。7/29/2024阜师院数科院图图图图4.3.17 74484.3.17 7448的输入、输出电路的输入、输出电路的输入、输出电路的输入、输出电路（a a） 端（端（端（端（b b）输入端输入端输入端输入端 （c c）输）输）输）输出出出出端端端端7/29/2024阜师院数科院图图图图4.3.18 4.3.18 用用用用74487448驱动驱动驱动驱动BS201BS201的连接方法的连接方法的连接方法的连接方法由由7448的输出电路可以看出，当输出管截止，输出为高的输出电路可以看出，当输出管截止，输出为高电平时，流过发光二极管的电流是由电平时，流过发光二极管的电流是由VCC和内部和内部2K上上拉电阻提供的。当拉电阻提供的。当VCC=5V时，电流为时，电流为2mA左右。左右。如果数码管需要的电流大于这个值时，则应在外再并接适当电阻。7/29/2024阜师院数科院4.3.3 数据选择器数据选择器从一组数据中选择一路信号进行传输的电路，从一组数据中选择一路信号进行传输的电路，称为称为数据选择器数据选择器。控制信号控制信号输输入入信信号号输输出出信信号号数据选择器类似一个多投开关。选择哪一路信数据选择器类似一个多投开关。选择哪一路信号由相应的一组控制信号控制。号由相应的一组控制信号控制。A0A1D3D2D1D0W 7/29/2024阜师院数科院一位数据选择器：一位数据选择器：从从n个一位数据中选择一个数据。个一位数据中选择一个数据。m位数据选择器：位数据选择器：从从n个个m位数据中选择一个数据。位数据中选择一个数据。W3X3Y3W3X2Y2W3X1Y1W3X0Y0A控制信号控制信号四四二二选选一一选选择择器器n=2 , m=47/29/2024阜师院数科院四选一集成数据选择器四选一集成数据选择器74LS153功能表功能表控制端控制端：为为 或或 ，低电平有效。，低电平有效。选择端选择端A1 A0 ：为两个为两个4选选1数据选择器共用。数据选择器共用。其中其中7/29/2024阜师院数科院例：例：用一片用一片74LS153组成组成8选选1: A2=0:(1)工作；工作； A2=1:(2)工作。工作。D1D7D0D2D3D4D5D6 Y1D01D11D21D32D02D12D22D374LS153(1)(2)BAA2(低位）低位）(高位）高位）A0A1选选择择信信号号（三位）（三位）1 7/29/2024阜师院数科院八选一集成数据选择器八选一集成数据选择器74LS151功能表功能表 7/29/2024阜师院数科院例：例：用两片用两片74LS151构成十六选一数据选择器构成十六选一数据选择器D0D7A0A1A2D0D7A0A1A2&A0A1A2A3D8D15 D0D7 D0 D7=0D0 D77/29/2024阜师院数科院D0D7A0A1A2D0D7A0A1A2&A0A2A2A3D8D15 D0D7 =1=1D8 D15D8 D157/29/2024阜师院数科院4.3.3+ 利用中规模组件设计组合电利用中规模组件设计组合电路路中规模组件都是为了实现专门的逻中规模组件都是为了实现专门的逻辑功能而设计，但是通过适当的连接，辑功能而设计，但是通过适当的连接，可以实现一般的逻辑功能。可以实现一般的逻辑功能。用中规模组件设计逻辑电路，可以减用中规模组件设计逻辑电路，可以减少连线、提高可靠性。少连线、提高可靠性。下面介绍用选择器和译码器设计组合下面介绍用选择器和译码器设计组合逻辑电路的方法。逻辑电路的方法。7/29/2024阜师院数科院一、用数据选择器设计逻辑电路一、用数据选择器设计逻辑电路四选一选择器功能表四选一选择器功能表类似三变量函数的表达式！类似三变量函数的表达式！7/29/2024阜师院数科院例：例：利用四选一选择器实现如下逻辑函数。利用四选一选择器实现如下逻辑函数。与四选一选择器输出的逻辑式比较与四选一选择器输出的逻辑式比较可以令：可以令：变换变换 7/29/2024阜师院数科院接线图接线图D0D1D2D3A0A1WAGRY“1”74LS1537/29/2024阜师院数科院2. 用用n位地址输入的数据选择器，可以位地址输入的数据选择器，可以产生任何一种输入变量数不大于产生任何一种输入变量数不大于n+1的组合逻辑函数。的组合逻辑函数。3. 设计时可以采用函数式比较法。控制设计时可以采用函数式比较法。控制端作为输入端，数据输入端可以综合端作为输入端，数据输入端可以综合为一个输入端为一个输入端(实现实现n+1个变量的函数）个变量的函数）。用数据选择器设计逻辑电路小结用数据选择器设计逻辑电路小结1. 若要产生单输出逻辑函数时若要产生单输出逻辑函数时, 可先考可先考虑数据选择器。虑数据选择器。7/29/2024阜师院数科院二、用译码器设计多输出逻辑电路二、用译码器设计多输出逻辑电路从功能表可知：从功能表可知：7/29/2024阜师院数科院例：例：用用2-4线译码器产生一组多输出函数。线译码器产生一组多输出函数。参考上页的逻辑式参考上页的逻辑式可知可知=Y1Y2=Y0Y37/29/2024阜师院数科院接线图接线图Z2Z1&Z2Z17/29/2024阜师院数科院n-2n 线译码器，包含了线译码器，包含了n变量所有的变量所有的最小项。加上或门或与非门，可以最小项。加上或门或与非门，可以组成任何形式的输入变量小于组成任何形式的输入变量小于n的组的组合逻辑函数。合逻辑函数。用译码器设计多输出计逻辑电路小结用译码器设计多输出计逻辑电路小结若要产生若要产生多输出多输出逻辑函数时逻辑函数时, 使使用译码器用译码器+门电路门电路较有利。较有利。7/29/2024阜师院数科院设计方法（步骤）总结设计方法（步骤）总结：1. 由功能确定输入、输出量，写出逻辑式。由功能确定输入、输出量，写出逻辑式。2. 把要用的逻辑组件的逻辑函数式变换成与所求把要用的逻辑组件的逻辑函数式变换成与所求逻辑式相类似的形式：逻辑式相类似的形式： 若两者形式上完全相同，则该种组件效果最若两者形式上完全相同，则该种组件效果最好。好。 若组件函数式更丰富，则可将多出的输入变若组件函数式更丰富，则可将多出的输入变量和乘积项适当处理，也可以较方便地得到量和乘积项适当处理，也可以较方便地得到所需要的逻辑式。所需要的逻辑式。 若组件的函数式仅是所要产生的逻辑若组件的函数式仅是所要产生的逻辑 式的一式的一部分，可以通过扩展方法得到所需逻辑式。部分，可以通过扩展方法得到所需逻辑式。7/29/2024阜师院数科院扩展方法扩展方法用用使能端使能端或或其它输入其它输入端扩展，端扩展，适当加适当加其他门其他门；采用采用多片组件多片组件进行适当连接。进行适当连接。3. 接线，画出逻辑图。接线，画出逻辑图。7/29/2024阜师院数科院 用用3线线-8线译码器线译码器74HC138和门电路设计一个能产生如下多和门电路设计一个能产生如下多输出逻辑函数的逻辑电路。输出逻辑函数的逻辑电路。F1=ACF2=ABC+ABC+BCF3=BC+ABC解：解： F1=A（B+B)C=ABC+ABC=m7+m5=(m7m5)F2=ABC+ABC+(A+A)BC=ABC+ABC+ABC+ABC=(m1+m3+m4+m7)=(m1m3m4m7)F3=(A+A)BC+ABC=ABC+ABC+ABC=(m0m3m7)7/29/2024阜师院数科院A2A1A0S1S2S301ABCY7Y4Y5Y174LS138F1F2F3Y0Y3逻辑电路图7/29/2024阜师院数科院4.3.4 加法器加法器1 1 0 11 0 0 1+举例：举例：A=1101, B=1001， 计算计算A+B。11001加法运算的基本规则加法运算的基本规则：(1) 逢二进一。逢二进一。(2) 最低位是两个数最低位的叠加，不需考虑进位。最低位是两个数最低位的叠加，不需考虑进位。(3) 其余各位都是三个数相加，包括加数被、加数其余各位都是三个数相加，包括加数被、加数和低位来的进位。和低位来的进位。(4) 任何位相加都产生两个结果：本位和、向高位任何位相加都产生两个结果：本位和、向高位的进位。的进位。用半加器实现用半加器实现用全加器实现用全加器实现7/29/2024阜师院数科院一、半加器一、半加器半加运算不考虑从低位来的进位。设：半加运算不考虑从低位来的进位。设： A-加数；加数；B-被加数；被加数；S-本位和；本位和；C-进位。进位。真值表真值表7/29/2024阜师院数科院逻辑图逻辑图半半加加器器ABCS逻辑符号逻辑符号=1&ABSC7/29/2024阜师院数科院二、全加器：二、全加器：an-加数；加数；bn-被加数；被加数；cn-1-低位的进位；低位的进位；sn-本位和；本位和；cn-进位。进位。真值表真值表7/29/2024阜师院数科院半加和：半加和：所以，全加和：所以，全加和：anbncn-1sncn全全加加器器逻辑图逻辑图逻辑符号逻辑符号半半加加器器半半加加器器 1anbncn-1sncns1s2c1c2半加进位：半加进位：C=anbn7/29/2024阜师院数科院CI COCI COCI COCI CO0C-1C0C1C2C3S0 S1 S2 S3A0 B0 A1B1 A2B2 A3B3三、多位数加法器三、多位数加法器1.串行进位加法器串行进位加法器 若有多位数相加若有多位数相加,则可采用并行相加串行进位的方式来完成。例则可采用并行相加串行进位的方式来完成。例如，有两个如，有两个4位二进制数位二进制数A3A2A1A0和和B3B2B1B0相加，可以采用一片相加，可以采用一片内含内含4个全加器的集成电路组成，其原理图如下图所示。个全加器的集成电路组成，其原理图如下图所示。每一位的进位信号送给下一位作输入信号，因此，每一位的进位信号送给下一位作输入信号，因此，任一位的加法运算必须在低任一位的加法运算必须在低1位的运算完成之后位的运算完成之后才能进行，这种进位方式称为串行进位。才能进行，这种进位方式称为串行进位。7/29/2024阜师院数科院串行进位的特点是电路简单，运算速度不高。串行进位的特点是电路简单，运算速度不高。2、超前进位（并行进位）加法：、超前进位（并行进位）加法：每位的进位只须由加数和每位的进位只须由加数和被加数即可判断，与低位的进位无关，从而各位的运算可被加数即可判断，与低位的进位无关，从而各位的运算可同时进行。（同时进行。（Carry Lookahead）由全加器真值表可得：由全加器真值表可得：定义两个中间变量定义两个中间变量Gi和和Pi ： Gi=AiBi， Pi=Ai + Bi 7/29/2024阜师院数科院由由以上右式可得各进位位的分步式：以上右式可得各进位位的分步式：C0=G0+P0C-1C1=G1+P1G0+P1P0C-1C2=G2+P2G1+P2P1G0+P2P1P0C-1C3=G3+P3G2+P3P2G1+P3P2P1G0+P3P2P1P0C-1可见进位信号只与变量可见进位信号只与变量Gi、Pi和和C-1有关，而有关，而C-1是向是向最低位的进位，其值为最低位的进位，其值为0，所以各位进位信号是可以，所以各位进位信号是可以并行产生的。并行产生的。当当Ai=Bi=1时，时，Gi=1，Ci=1，即，即产生进位，所以产生进位，所以Gi称为产称为产生变量生变量。若。若Pi=1，则，则AiBi=0， ，Ci=Ci-1，即，即Pi=1时，低位时，低位的进位能传送到高位的进位输出端，故的进位能传送到高位的进位输出端，故Pi称为传送变量称为传送变量。这两个变量都与进位信号无关。这两个变量都与进位信号无关。7/29/2024阜师院数科院根据超前进位概念构成的集成根据超前进位概念构成的集成4位加法器位加法器74LS283的逻辑图见的逻辑图见P196。7/29/2024阜师院数科院 多位数的超前进位加法器是并行产生的多位数的超前进位加法器是并行产生的,大大提高大大提高了运算速度。但随着位数的增加，逻辑电路越来越了运算速度。但随着位数的增加，逻辑电路越来越复杂。为了解决这一矛盾，设计出了专用的超前进复杂。为了解决这一矛盾，设计出了专用的超前进位产生器，用多个超前进位产生器和加法器（或算位产生器，用多个超前进位产生器和加法器（或算术逻辑电路）可扩充位数而又不使电路太复杂。超术逻辑电路）可扩充位数而又不使电路太复杂。超前进位产生器前进位产生器74182的逻辑图和引脚图略的逻辑图和引脚图略。C-10S3 S2 S1 S0 C3 74LS283B3 B2 B1 B0 A3 A2 A1 A0逻辑符号如下：逻辑符号如下：7/29/2024阜师院数科院三、用加法器设计组合逻辑电路三、用加法器设计组合逻辑电路 如果要产生的函数能化成输入变量与输入变量或者输入变如果要产生的函数能化成输入变量与输入变量或者输入变量与常量在数值上相加的形式，则用加法器来实现较方便。量与常量在数值上相加的形式，则用加法器来实现较方便。例例4.3.7 设计一个代码转换电路，将设计一个代码转换电路，将8421BCD码转换成余三码转换成余三码。码。解：以解：以8421码码DCBA作输入，余三码作输入，余三码Y3 Y2 Y1 Y0作输出。又作输出。又8421码加码加3即得余三码，所以可得表达式：即得余三码，所以可得表达式：Y3 Y2 Y1 Y0= DCBA+00117/29/2024阜师院数科院4.3.4+减法运算减法运算减法运算可采用减法器实现。半减器和全减器的运算减法运算可采用减法器实现。半减器和全减器的运算规律：规律：被减数 Ai 减数 Bi差Di借位Ci 0 0 0 1 1 0 1 1 0 0 1 1 1 0 0 0半减器真值表半减器真值表AiBiCi-1DiCi00000001110101110010101001100011111全全减器真值表减器真值表7/29/2024阜师院数科院4.3.5 数字比较器数字比较器比较器的分类：比较器的分类：（1）仅比较两个数是否相等。）仅比较两个数是否相等。（2）除比较两个数是否相等外，还要比较两个）除比较两个数是否相等外，还要比较两个数的大小。数的大小。第一类的逻辑功能较简单，下面重点介绍第一类的逻辑功能较简单，下面重点介绍第二类第二类比较器。比较器。7/29/2024阜师院数科院一、一位数值比较器一、一位数值比较器功能表功能表7/29/2024阜师院数科院& 1ABABA=BABABAB）i-1（A=B）i-1（AB）i（A=B）i（Ab3 1 0 0a3=b3 a2=b2 a1= b1 a0 =b0 0 1 0a3=b3 a2=b2 a1= b1 a0 b0 1 0 0a3=b3 a2=b2 a1 b1 1 0 0a3=b3 a2b2 1 0 0a3 B) (A=B) (AB)7/29/2024阜师院数科院根据比较规则，可得到根据比较规则，可得到四位数码比较器逻辑式：四位数码比较器逻辑式：Y（A=B）:Y（AB）:Y（A B）:7/29/2024阜师院数科院图图图图4.3.32 44.3.32 4位数值比较器位数值比较器位数值比较器位数值比较器CC14585CC14585的逻辑图的逻辑图的逻辑图的逻辑图A3B3A3B3A2B2A2B2A1B1A3B3A2B2+A2B2A3B3A1B1+A2B2A3B3A1B1A0B0+A2B2A3B3A0B0A1B1+IABA2B2A3B3A0B0A1B1+7/29/2024阜师院数科院例例4.3.8：试用两片：试用两片74LS85组成一个组成一个8位数值位数值比较器。比较器。 解：根据多位数比较的原则，在高位相等时取决于低为的比较解：根据多位数比较的原则，在高位相等时取决于低为的比较结果。因此只要将两个数的高结果。因此只要将两个数的高4位位C7 C6 C5 C4和和D7 D76D5D4接到接到第（第（2）片）片74LS85上，而将低上，而将低4位位C3 C2 C1 C0和和D3D2D1D0接到第接到第（1）片）片74LS85上，同时把第（上，同时把第（1）片的）片的Y（AB）、Y（AB）、Y（A=B）接到第（接到第（2）片的）片的I （AB）、I （AB）、I（A=B）就行了。就行了。 因为第（因为第（1）片）片74LS85没有来自低位的比较信号输入，所没有来自低位的比较信号输入，所以将它的以将它的I （AB）和和I （AB）接地，同时将它的接地，同时将它的I（A=B）接接1。7/29/2024阜师院数科院174LS85（1）74LS85（2）图图4.3.33 将两片将两片74LS85接成接成8位数值比较器位数值比较器7/29/2024阜师院数科院四位集成电路比较器四位集成电路比较器74LS85A3B2A2A1B1A0B0B3B3I(AB)Y（AB）Y（A=B）Y（AB）GNDA0B0B1A1A2B2A3UCC低位进位低位进位向高位位进位向高位位进位I(AB)I（A=B）7/29/2024阜师院数科院例例2：设计三个四位数的比较器，可以对设计三个四位数的比较器，可以对A、B、C进进行比较，能判断：行比较，能判断： (1) 三个数是否相等。三个数是否相等。 (2) 若不相等，若不相等，A数是最大还是最小。数是最大还是最小。比较原则：比较原则：先将先将A与与B比较，然后比较，然后A与与C比较，若比较，若A=B A=C，则，则A=B=C；若；若AB AC，则，则A最大；若最大；若AB AB）L（ABA=BAB）L（ABA=BABB1B0B3B2（A=B）L11A1A0A3A2B1B0B3B2A1A0A3A2B1B0B3B2A1A0A3A2&7/29/2024阜师院数科院4.4.1竞争竞争-冒险现象及其成因冒险现象及其成因4.4 组合逻辑电路中的竞争组合逻辑电路中的竞争-冒险现象冒险现象 前面讨论逻辑电路的分析和设计时，为简便起见，均是前面讨论逻辑电路的分析和设计时，为简便起见，均是在输入、输出处于稳定的逻辑电平下进行的，而且也没有考在输入、输出处于稳定的逻辑电平下进行的，而且也没有考虑门电路的传输延时。本节就专门来研究在逻辑电路中，由虑门电路的传输延时。本节就专门来研究在逻辑电路中，由于门电路的传输延时和输入信号逻辑电平发生变化的瞬间电于门电路的传输延时和输入信号逻辑电平发生变化的瞬间电路的工作情况路的工作情况。 先看先看两个最简单的例子。在图两个最简单的例子。在图4.4.1（a）所示的与门电路中，所示的与门电路中，稳态下无论稳态下无论A=1、B=0还是还是A=0、B=1，输出皆为输出皆为Y=0。但是但是在输入信号在输入信号A从从1跳变为跳变为0时，如果时，如果B从从0跳变为跳变为1，而且，而且B首先首先上升到上升到1，这样在极短的时间内将出现，这样在极短的时间内将出现A、B同时为同时为1的状态，的状态，于是就会在门电路的输出端产生极窄的于是就会在门电路的输出端产生极窄的Y=1的的尖峰脉冲尖峰脉冲，或，或称为称为电压毛刺电压毛刺。显然，这个尖峰脉冲不符合门电路的稳态下。显然，这个尖峰脉冲不符合门电路的稳态下的逻辑功能，因而它是系统内部的一种噪声。的逻辑功能，因而它是系统内部的一种噪声。7/29/2024阜师院数科院图图图图4.4.1 4.4.1 由于竞争而产生的尖峰脉冲由于竞争而产生的尖峰脉冲由于竞争而产生的尖峰脉冲由于竞争而产生的尖峰脉冲 同样，在图4.4.1（b）所示的或门电路中，也存在这一现象。竞争竞争门电路中有两门电路中有两个输入信号同时向相反个输入信号同时向相反的逻辑电平跳变的现象的逻辑电平跳变的现象称为称为竞争。竞争。 在逻辑电路中，有竞争在逻辑电路中，有竞争现象不一定都会产生尖现象不一定都会产生尖峰脉冲。峰脉冲。 例如，在图4.4.1（a）所示的与门电路中，如果A从1跳变为0先于B从0跳变为1，则不会在输出端产生尖峰脉冲。7/29/2024阜师院数科院 如果图4.4.1所示的与门和或门是复杂数字系统中的两个门电路，而且A、B又是经过不同的传输途径到达的，那么在设计时往往难于准确知道A、B到达次序的先后，以及它们在上升时间和下降时间上的细微差异。因此，我们只能说只要存在竞争现象，输出就有可能出现违背稳态下逻辑关系的尖峰脉冲。竞争竞争-冒险：冒险： 由于竞争而在电路输出端可由于竞争而在电路输出端可能产生尖峰脉冲的现象。能产生尖峰脉冲的现象。图图图图4.4.2 4.4.2 2 2线线线线4 4线译码器中的线译码器中的线译码器中的线译码器中的竞争冒险现象竞争冒险现象竞争冒险现象竞争冒险现象 （a a）电路图电路图电路图电路图 （b b）电压波形图电压波形图电压波形图电压波形图Y0=ABY3=AB7/29/2024阜师院数科院 图图4.4.2 所示的所示的2-4译码器的译码器的Y0和和Y3会产生尖峰脉冲。会产生尖峰脉冲。 如果如果译码器的负载是一个对尖峰脉冲敏感的电路，就有可能产生译码器的负载是一个对尖峰脉冲敏感的电路，就有可能产生误动作。对此，在设计时，必须采取措施加以避免。误动作。对此，在设计时，必须采取措施加以避免。4.4.2检查竞争检查竞争-冒险现象的方法冒险现象的方法1、代数法、代数法(适应于同一时刻只有一个变量变化的情况）适应于同一时刻只有一个变量变化的情况） 逻辑函数在其他变量不变的情况下，能化成以下两种形逻辑函数在其他变量不变的情况下，能化成以下两种形式，式，Y=A+A (输出门为或门）、输出门为或门）、 Y=A+A（或非门）或或非门）或Y=AA（与门）、与门）、 Y=AA（与非门）与非门）时存在竞争冒险。时存在竞争冒险。 例如图4.4.3所示的电路表示变量A通过不同途径到达与门和或门的情况，其中一条路径为奇数个门，一条为偶数个门，故有表达式： Y=AA 和和Y=A+A 7/29/2024阜师院数科院图图图图4.4.3 4.4.3 同一输入变量经不同途径到达输出门的同一输入变量经不同途径到达输出门的同一输入变量经不同途径到达输出门的同一输入变量经不同途径到达输出门的情况（情况（情况（情况（mm、n n 均为正整数）均为正整数）均为正整数）均为正整数）7/29/2024阜师院数科院解：图解：图4.4.4（a）电路输出的逻辑函数式为电路输出的逻辑函数式为图图图图4.4.4 4.4.4 例例例例4.4.1 4.4.1 的电路的电路的电路的电路例例4.4.1 试判断图试判断图4.4.4中的两个电路中是否存在竞争中的两个电路中是否存在竞争-冒险冒险现象。已知任何瞬间输入变量只有一个改变状态。现象。已知任何瞬间输入变量只有一个改变状态。 Y=AB+AC 当当B=C=1时，得时，得Y=A+A故图故图4.4.4（a）电路中存在竞争电路中存在竞争-冒险现象。冒险现象。7/29/2024阜师院数科院2.卡诺图法卡诺图法用卡诺图化简逻辑函数时用卡诺图化简逻辑函数时,若存在卡诺圈相切若存在卡诺圈相切(相邻相邻)而不相交而不相交的情况的情况,则存在竞争冒险。则存在竞争冒险。 图图4.4.4（b）电路的输出函数为电路的输出函数为 Y=（A+B）（）（B+C） 在在A=C=0时变为时变为 Y=BB故图故图4.4.4（b）电路中存在竞争电路中存在竞争-冒险现象。冒险现象。 这种方法虽然简单但局限性太大，因为多数情况下输入变这种方法虽然简单但局限性太大，因为多数情况下输入变量都有两个以上同时改变状态的可能性。量都有两个以上同时改变状态的可能性。3.计算机辅助分析法：通过在计算机上运行数字电路模拟程计算机辅助分析法：通过在计算机上运行数字电路模拟程序，能够迅速查出电路是否存在竞争序，能够迅速查出电路是否存在竞争-冒险现象。冒险现象。4.实验法：加到电路输入端的信号波形应该包括输入变量实验法：加到电路输入端的信号波形应该包括输入变量的所有可能发生的状态变化。的所有可能发生的状态变化。7/29/2024阜师院数科院 1.在输出端并联电容器在输出端并联电容器 2.引入选通引入选通(或封锁或封锁)脉冲脉冲4.4.3消去竞争消去竞争-冒险现象的方法冒险现象的方法图图图图4.4.5 4.4.5 消除竞争冒险现象的几种方法消除竞争冒险现象的几种方法消除竞争冒险现象的几种方法消除竞争冒险现象的几种方法（a a）电路接法电路接法电路接法电路接法 （b b）电压波形电压波形电压波形电压波形7/29/2024阜师院数科院3.修改逻辑设计修改逻辑设计(增加沉余项增加沉余项)L=AC+BC+AB11ACBACBCL=AC+BC 00 01 11 10A BC010 0010111若若A=B=1，则则L=C+C=17/29/2024阜师院数科院 习题习题: :4.1, 4.2, 4.3, 4.5 ，4.7；4.8，4.10，4.12，4.15，4.16；4.19，4.21，4.24，4.28，4.327/29/2024阜师院数科院7/29/2024阜师院数科院