4.1 编码器编码器4.2 译码器译码器/数据分配器数据分配器4.3 数据选择器数据选择器4.4 数值比较器数值比较器4.5 算术运算电路算术运算电路第四章第四章 常用组合逻辑功能器件常用组合逻辑功能器件（Combinational Logic Function Devices in common use）4.1编码器编码器4.1.1编码器定义与功能编码器定义与功能编码编码 将某一特定的逻辑信号变换为二进制代号将某一特定的逻辑信号变换为二进制代号( (码码) )。能够实现编码功能的逻辑部件称为能够实现编码功能的逻辑部件称为编码器编码器。例：例：键盘输入入8421 BCD 8421 BCD 编码器器按按钮ABCD 对应 8421码最高位最高位当当S0S9中有一个中有一个为0时，GS=1当当S0S9中均中均为高高电平平时，GS=0编码器器为低低电平有效平有效输 入输 出S9S8S7S6S5S4S3S2S1S0ABCD GS1 1 1 1 1 1 1 1 1 1 01 1 1 1 1 1 1 1 1 0 11 1 1 1 1 1 1 1 0 1 11 1 1 1 1 1 1 0 1 1 11 1 1 1 1 1 0 1 1 1 11 1 1 1 1 0 1 1 1 1 11 1 1 1 0 1 1 1 1 1 11 1 1 0 1 1 1 1 1 1 11 1 0 1 1 1 1 1 1 1 11 0 1 1 1 1 1 1 1 1 10 0 0 0 0 0 0 0 0 1 10 0 0 0 0 1 1 1 1 0 00 0 0 1 1 0 0 1 1 0 00 0 1 0 1 0 1 0 1 0 10 1 1 1 1 1 1 1 1 1 1十按十按键8421 BCD 8421 BCD 编码器功能表器功能表优先先编码器器优先先编码器是器是针对当两个以上当两个以上输入事件同入事件同时发生生给输出造成出造成 的混乱而提出，比如两个按的混乱而提出，比如两个按键同同时按下按下时将引起的将引起的输出混乱出混乱当两个以上当两个以上输入事件同入事件同时发生生时，规定其中一个定其中一个优先于其他先于其他事件事件这种种优先，将根据先，将根据轻重重缓急，急，预先先规定的操作定的操作顺序来确定序来确定输 入入输 出出I0I1I2I3Y1Y01 0 10 0 10001001101014线-2线优先先编码器功能表器功能表例：例：4线-2线优先先编码器器:v当当I I3 3为1 1时，不不管管其其他他输入入如如何何，输出出只只取取决决与与I I3 3，由由此可此可见，I I3 3的的优先先级别最高最高v由表中可由表中可见，优先先级别依次依次为I I3 3、I I2 2、I I1 1、I I0 0输 入入输 出出I0I1I2I3Y1Y01 0 0 00 1 0 00 0 1 00 0 0 10 0 1 10 1 0 1输 出出输 入入I0I1I2I3Y1Y01 0 10 0 10001001101014线-2线优先先编码器功能表器功能表4线-2线无无优先先编码器功能表器功能表( )4.1.2 集成电路编码器集成电路编码器两种常用的集成两种常用的集成电路路编码器器8线-3线优先先编码器器74147、74148 TTL型型74HC147、74HC148 CMOS型型74148输入使能端输入使能端输出使能端输出使能端优先编码工优先编码工作状态标志作状态标志输 入入输 出出EI01234567A2A1A0GS EOH L L L L L L L L L H L H L H H L H H H L H H H H L H H H H H L H H H H H H L H H H H H H HL H H H H H H HH H L L L L H H H HH H L L H H L L H HH H L H L H L H L HH H L L L L L L L LH L H H H H H H H H74148 功能表功能表输 入入输 出出EII0I1I2I3I4I5I6I7A2A1A0GS EO1 0 0 0 0 0 0 0 0 0 1 0 1 0 1 1 0 1 1 1 0 1 1 1 1 0 1 1 1 1 1 0 1 11 1 1 1 0 1 1 1 1 1 1 10 1 1 1 1 1 1 11 10 0 0 01 1 111 1 001 1 0 0 1 11 1 0 1 0 1 0 1 0 111 0 0 0 000001 01 11 1 111 174148 真值真值表表EWB74148输出出逻辑表达式表达式(与或式与或式与或非式与或非式)编码器的应用编码器的应用: :编码器的扩展、组成编码器的扩展、组成8421BCD 8421BCD 编码器等。编码器等。用两片用两片7414874148优先编码器串行扩展实现的优先编码器串行扩展实现的1616线线4 4线优先编码器。线优先编码器。1 1 1 1 1 1 1 1 001 1 1 1 101000 1 0 0100 0 1 1 001101 1 1 1 4.2 译码器器/ /数据分配器数据分配器4.2.1 译码器器的定义与功能的定义与功能译码是是编码的的逆逆过程程，它它是是将将输输入入代代码码转转换换成成特特定定的的输输出出信号。能实现这种信号。能实现这种译码功能的功能的逻辑电路称路称为译码器器。译码器器可分为可分为唯一地址唯一地址译码器器和和代代码变换器器两种类型。两种类型。2 2线线4 4线译码器线译码器Y0Y1Y2Y3ABEI使能输入使能输入例：例：试设计一个二位二进制代码译试设计一个二位二进制代码译码器器，用与非门实现。，用与非门实现。解：解：（1 1）分析要求）分析要求输 入入输 出出EIABY0Y1Y2Y3H L L L L L L H H L H L HH L H H HH H L H HH H H L HH H H H L注意：由于用与非门，要低电平有效。注意：由于用与非门，要低电平有效。2线4线译码器功能表器功能表（2 2）列真值表）列真值表（3 3）化简）化简输 入入输 出出EIABY0Y1Y2Y31 0 0 0 0 0 0 1 1 0 1 0 11 0 11 11 1 0 1 11 110 111 1 1 02线4线译码器器真值真值表表（4 4）画逻辑电路图）画逻辑电路图4.2.2 4.2.2 集成译码器集成译码器一、一、74138集成集成译码器器有有3个使能输入端：个使能输入端： G1G2AG2B=1=0=0工作状态工作状态 输 入输 出G1G2AG2BCBA Y0Y1Y2Y3Y4Y5Y6Y7L H H H H H H H HH L L L L L L L LH L L L L L L L LL L L L H H H HL L H H L L H HL H L H L H L HH H H L H H H H H H HHH H H L H H H H H HHH H H H L H H H H HH HH H H H L H H H HH H HH H H H L H H HH H H HH H H H L H HH H H H HH H H H L HH H H H H HH H H H L74138集成集成译码器功能表器功能表逻辑表达式表达式:由表中的由表中的红色包色包围圈可得：圈可得：由表中的由表中的蓝色包色包围圈可得：圈可得： 所以，所以，3线-8线译码器能器能产生生3变量函数的全部最小量函数的全部最小项，利，利用用这一点能一点能够方便地方便地实现3变量量逻辑函数。函数。此处，还可进行译码器的扩展、构成数据分配器。此处，还可进行译码器的扩展、构成数据分配器。例：例：试用译码器和门电路实现逻辑函数：试用译码器和门电路实现逻辑函数：解：解：将逻辑函数转换成最小项表达式，将逻辑函数转换成最小项表达式， 再转换成与非再转换成与非与非形式。与非形式。=Y3+Y5+Y6+Y7用一片用一片7413874138加一个与非门加一个与非门就可实现该逻辑函数。就可实现该逻辑函数。1G0A74138G2A2B12AGAY1YYY2YYY 73Y4560ABC100L&二、二二、二十进制十进制译码器器 二十进制译码器二十进制译码器 Y0 Y1 Y8 Y9 A0 A1 A2 A3 输输 出出输输 入入0 1 1 1 1 1 1 1 1 11 0 1 1 1 1 1 1 1 11 1 0 1 1 1 1 1 1 11 1 1 0 1 1 1 1 1 11 1 1 1 0 1 1 1 1 11 1 1 1 1 0 1 1 1 11 1 1 1 1 1 0 1 1 11 1 1 1 1 1 1 0 1 11 1 1 1 1 1 1 1 0 11 1 1 1 1 1 1 1 1 00 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 1Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y9A3 A2 A1 A074427442二二十进制十进制译码器的真值表译码器的真值表74427442二二十进制十进制译码器器的的逻辑图逻辑图三、七段显示三、七段显示译码器器计数器数器译码器器驱动器器 kHz kHz显示器示器脉冲信号脉冲信号数数码显示示的方式的方式将不同字符的将不同字符的电极重叠起来极重叠起来由一些按一定由一些按一定规律排列的可律排列的可发光的点光的点阵所所组成成由分布在同一平面上的若干由分布在同一平面上的若干发光段光段组成成字形重叠式：字形重叠式：分段式：分段式：点点阵式：式：按发光物质分：发光二极管按发光物质分：发光二极管(LED)式、荧光式、液晶显示等。式、荧光式、液晶显示等。1 1七段式七段式LED显示器显示器LED显示器有两种结构：显示器有两种结构： 共阳极：共阳极： 共阴极：共阴极： 7448是一种与是一种与共阴极共阴极数字数字显示器配合使用的集成译显示器配合使用的集成译码器。码器。2 2七段显示译码器七段显示译码器744874487448七段七段显示示译码器功能表器功能表7448的逻辑功能：的逻辑功能：（1）正正常常译译码码显显示示。LT=1，BI/RBO=1时时，对对输输入入为为十十进进制制数数l15的二进制码（的二进制码（00011111）进行译码，产生对应的七段显示码。）进行译码，产生对应的七段显示码。（2）灭灭零零。当当LT=1，而而输输入入为为0的的二二进进制制码码0000时时，只只有有当当RBI =1时时，才才产产生生0的的七七段段显显示示码码，如如果果此此时时输输入入RBI =0 ，则则译译码码器器的的ag输输出出全全0，使使显示器全灭；所以显示器全灭；所以RBI 称为灭零输入端称为灭零输入端。（3）试试灯灯。当当LT=0时时，无无论论输输入入怎怎样样，ag输输出出全全1，数数码码管管七七段段全全亮亮。由由此可以检测显示器七个发光段的好坏。此可以检测显示器七个发光段的好坏。 LT称为试灯输入端。称为试灯输入端。（4）特殊控制端）特殊控制端BI/RBO。BI/RBO可以作输入端，也可以作输出端。可以作输入端，也可以作输出端。 作输出端使用时，受控于作输出端使用时，受控于RBI。当。当RBI=0，输入为，输入为0的二进制码的二进制码0000时，时，RBO=0，用以指示该片正处于灭零状态。所以，用以指示该片正处于灭零状态。所以，RBO 又称为动态灭又称为动态灭零输出端。零输出端。 作输入使用时，如果作输入使用时，如果BI=0时，不管其他输入端为何值，时，不管其他输入端为何值，ag均输出均输出0，显示器全灭。因此，显示器全灭。因此BI称为动态灭零输入端称为动态灭零输入端。EWB例：例：7448多位数字多位数字译码显示示第第1、2、3片的片的RBI=0，而且，而且DCBA=0000，满足足灭零条件，零条件，二极管二极管处于熄于熄灭状状态试灯灯输入入LT=1动态灭零零输入入RBI =0其余的其余的RBI=1，都能，都能够按按输入的入的BCD码正常正常译码，并点亮，并点亮各段各段电极，所以极，所以显示分示分别为1、9、9、1动态灭零零输入入RBI =14.2.3 数据分配器数据分配器 数数据据分分配配器器是是一一种种实现“将将一一个个数数据据源源来来的的数数据据根根据据需需要要送送到到多多个个不不同同的的通通道道上上去去”的的逻辑电路路，它它可以用唯一地址可以用唯一地址译码器器实现。3-8线译码器器例：例：选选74138作作为数据分配器数据分配器v因此，当地址因此，当地址CBA=010时只有输出时只有输出端端Y2得到与输入相同的得到与输入相同的数据波形数据波形v当当G1=1，CBA=010时有：时有：v此时其余输出端均为此时其余输出端均为高电平高电平输 入输 出G1G2AG2BCBAY0Y1Y2Y3Y4Y5Y6Y7L H H H H H H H HH L L L L L L L LH L L L L L L L LL L L L H H H HL L H H L L H HL H L H L H L HH H H L H H H H H H HHH H H L H H H H H HHH H H H L H H H H HH HH H H H L H H H HH H HH H H H L H H HH H H HH H H H L H HH H H H HH H H H L HH H H H H HH H H H L74138功能表功能表输 入入输 出出G1G2BG2ACBAY0Y1Y2Y3Y4Y5Y6Y7LL HHHHHHHHHLDLLLDHHHHHHHHLDLLHHDHHHHHHHLDLHLHHDHHHHHHLDLHHHHHDHHHHHLDHLLHHHHDHHHHLDHLHHHHHHDHHHLDHHLHHHHHHDHHLDHHHHHHHHHHD74138作作为数据分配器数据分配器时的功能表的功能表4.3 数据选择器数据选择器4.3.1 数据选择器的定义及功能数据选择器的定义及功能多个输入多个输入一个输出：一个输出：把多个通道的数据有把多个通道的数据有选择地地传送到唯送到唯 一的公共数据通道上一的公共数据通道上。2n选一数据选择器，选一数据选择器，有有4选一、选一、8选一、选一、16选一。选一。4选1数据数据选择器工作原理器工作原理BA00011011BA000110114选1数据数据选择器工作原理器工作原理BA000110114选1数据数据选择器工作原理器工作原理BA000110114选1数据数据选择器工作原理器工作原理BA000110114选1数据数据选择器工作原理器工作原理G=1时，所有与，所有与门均被禁止均被禁止输 入入输出出使能使能地址地址GBAY1 0 0 0 0 0 0 1 1 0 1 0 10 D0 D1 D2 D34选1数据数据选择器器功能功能 表表4选1数据数据选择器工作原理器工作原理4.3.2 集成电路数据选择器集成电路数据选择器1.74LS151集成集成电路数据路数据 选择器器的功能的功能v具有具有3位位地址地址码码 v8个数据源个数据源 v两个互两个互补输出端出端v电路的基本路的基本结构构为“与与或或非非”式中式中mi为为CBA的最小项的最小项如如CBA=010时，时，m2为为1， 故故 Y=D2Y W地地 址址 选选 择择使使 能能输输 出出输输 入入HLLLLLLLLGL HD0 D0 D1 D1 D2 D2D3 D3 D4 D4D5 D5 D6 D6 D7 D7 L L LL L HL H LL H HH L LH L HH H L H H HC B A集成数据选择器集成数据选择器74LS151的功能表的功能表2. 74LS151集成集成电路数据路数据选择器器的的应用的的应用(1) 功能扩展功能扩展1位位多位多位数据数据选择器器如如图所所示示，两两片片1位位8选1数数据据选择器器的的使使能能端端并并联联在在一一起起，同同时相相应的的选择输入入端端也也并并联联在在一一起起，组组成成了了一一个个2位位8选1数据数据选择器器。用用两两片片74LS151组组 成成16选选1数数据据选选择择器器 将将使使能能端端G作作为高高位位地地址址选择输入入端端，增增加加了了一一个个地地址址选择输入入端。端。&(2) 逻辑函数函数产生器生器已知已知逻辑函数，利用数据函数，利用数据选择器构成函数器构成函数产生器生器。其步骤。其步骤是：是： 将函数将函数变换成最小成最小项表达式表达式 根据最小根据最小项表达式确定各数据表达式确定各数据输入端的二元常量入端的二元常量 从从图中可中可见，当使能端，当使能端G=0时，Y是是C、B、A和和输入数据入数据D0D7的与或函数的与或函数将将地地址址信信号号C、B、A作作为函函数数的的输入入变量量，数数据据输入入D0D7 作作为控控制制信号，控制各最小信号，控制各最小项是否出是否出现。使使能能端端G始始终保保持持低低电平平，就就可可将将8选1的的数数据据选择器器作作为3变量量 的的函函数数产生器生器。例：例：试用用8选1数据数据选择器器74LS151产生生逻辑函数函数 将上式将上式变换成最小成最小项表达式：表达式：ZYXXYZZYXYZXL+= = m3D3+m5D5+m6D6+m7D7例：例：试用用8选1数据数据选择器器74LS151产生生解：解： 可得真可得真值表如下：表如下：输入入输出出X 0 0 0 0 1 1 1 1Y 0 0 1 1 0 0 1 1Z 0 1 0 1 0 1 0 1L 0 1 1 0 1 0 0 1解：解：(3) 实现并行数据到串行数据的并行数据到串行数据的转换例如：例如：用一个用一个8选1数据数据选择器和器和1个个3位二位二进制制计数器数器组成的成的电路可路可实现该功能功能。CP计数器Q2 Q1 Q0CBAD0D1D2D3 D4D5D6D7G74LS1510 1 0 0 1 1 0 1YL第一个第一个CPD00 0 00 0 00(3) 实现并行数据到串行数据的并行数据到串行数据的转换例如：例如：用一个用一个8选1数据数据选择器和器和1个个3位二位二进制制计数器数器组成的成的电路可路可实现该功能功能。CP计数器Q2 Q1 Q0CBAD0D1D2D3 D4D5D6D7G74LS1510 1 0 0 1 1 0 1YL第第二二个个CPD10 0 10 0 11(3) 实现并行数据到串行数据的并行数据到串行数据的转换例如：例如：用一个用一个8选1数据数据选择器和器和1个个3位二位二进制制计数器数器组成的成的电路可路可实现该功能功能。CP计数器Q2 Q1 Q0CBAD0D1D2D3 D4D5D6D7G74LS1510 1 0 0 1 1 0 1YL第第三三个个CPD20 1 00 1 00(3) 实现并行数据到串行数据的并行数据到串行数据的转换例如：例如：用一个用一个8选1数据数据选择器和器和1个个3位二位二进制制计数器数器组成的成的电路可路可实现该功能功能。CP计数器Q2 Q1 Q0CBAD0D1D2D3 D4D5D6D7G74LS1510 1 0 0 1 1 0 1YL第第四四个个CPD30 1 10 1 10(3) 实现并行数据到串行数据的并行数据到串行数据的转换例如：例如：用一个用一个8选1数据数据选择器和器和1个个3位二位二进制制计数器数器组成的成的电路可路可实现该功能功能。CP计数器Q2 Q1 Q0CBAD0D1D2D3 D4D5D6D7G74LS1510 1 0 0 1 1 0 1YL第第五五个个CPD41 0 01 0 01(3) 实现并行数据到串行数据的并行数据到串行数据的转换例如：例如：用一个用一个8选1数据数据选择器和器和1个个3位二位二进制制计数器数器组成的成的电路可路可实现该功能功能。CP计数器Q2 Q1 Q0CBAD0D1D2D3 D4D5D6D7G74LS1510 1 0 0 1 1 0 1YL第第六六个个CPD51 0 11 0 11(3) 实现并行数据到串行数据的并行数据到串行数据的转换例如：例如：用一个用一个8选1数据数据选择器和器和1个个3位二位二进制制计数器数器组成的成的电路可路可实现该功能功能。CP计数器Q2 Q1 Q0CBAD0D1D2D3 D4D5D6D7G74LS1510 1 0 0 1 1 0 1YL第第七七个个CPD61 1 01 1 00(3) 实现并行数据到串行数据的并行数据到串行数据的转换例如：例如：用一个用一个8选1数据数据选择器和器和1个个3位二位二进制制计数器数器组成的成的电路可路可实现该功能功能。CP计数器Q2 Q1 Q0CBAD0D1D2D3 D4D5D6D7G74LS1510 1 0 0 1 1 0 1YL第第八八个个CPD71 1 11 1 114.4 数值比较器数值比较器4.4 .1 数值比较器的定义与功能数值比较器的定义与功能 用来完成两个二进制数的大小比较的逻辑电路称为用来完成两个二进制数的大小比较的逻辑电路称为数值比较器。数值比较器。比比较的内容有：的内容有： AB； ABFAB1A1B0A0BIAbFaB3 A3B2 A2B1 A1B0 A0BIAbFaB3 A3B2 A2B1 A1B0 A0BIAbFaB3 A3B2 A2B1 A1B0 A0b为例求出多位数比例求出多位数比较时的表达式的表达式以上分析以上分析说明明Fab由以下各由以下各项相加而成：相加而成：Fab=+A B对照一位数照一位数值比比较器的表达式器的表达式(A3B3)(A3B3) (A2B2)Fab=+(A3B3) (A2B2) (A1B1)+(A3B3) (A2B2) (A1B1) (A0B0)+(A3B3) (A2B2) (A1B1) (A0B0)+可以得到：可以得到：仔仔细分析分析这些这些式式子子，可以，可以发现当当仅对4位数位数进行比行比较时，必，必须对 IAB、IAB=IAB=0 IA=B=1根据同根据同样的分析，可以得到另外两个表达式如下：的分析，可以得到另外两个表达式如下：(低低4位位)(高高4位位)2. 集成数集成数值比比较器器应用应用 位数位数扩展：串展：串联、并、并联方式方式串串联式式：用于：用于位数位数较少而且速度要求不高少而且速度要求不高的地方，的地方，成本成本较较低低。 仿造前面仿造前面对4位比位比较器的分析，同器的分析，同样从高位开始分析，首从高位开始分析，首先比先比较A7A6A5A4和和B7B6B5B4100001当低当低4位相等位相等时 并并联式式：用于：用于位数位数较多而且速度要求多而且速度要求较高的地方。高的地方。00000000001两种方法的比两种方法的比较以以16位数位数值比比较器器为例：从数据的例：从数据的输入到入到稳定的定的输出出 串串联方式需要方式需要4倍的倍的4位比位比较器延器延迟时间 并并联方式方式仅需需2倍的倍的4位比位比较器延器延迟时间4.5 算术运算电路算术运算电路4.5.1 半加器和全加器半加器和全加器1.半加器半加器只能进行本位加数、被加数的加法运算而不考虑只能进行本位加数、被加数的加法运算而不考虑 低位进位。低位进位。列出半加器的真值表：列出半加器的真值表：画出逻辑电路图。画出逻辑电路图。输输 入入输输 出出被加数被加数A 加数加数B和数和数S 进位数进位数C0 0 0 1 1 01 10 0 1 0 1 00 1由真值表直接写出表达式由真值表直接写出表达式: :如果想用与非门组成半加器，则将上式用变换成与非形式：如果想用与非门组成半加器，则将上式用变换成与非形式：ABSC画出用与非门组成的半加器。画出用与非门组成的半加器。半加器的代表符号半加器的代表符号2 2全加器全加器能能同时进行本位数和同时进行本位数和相邻低位的进位信号的加法运算。相邻低位的进位信号的加法运算。输输 入入输输 出出Ai Bi Ci-1 Si Ci0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 10 01 01 00 11 00 10 11 1列出全加器的真值表：列出全加器的真值表：AiBiC i-1000011111000010111Si画卡诺图画卡诺图(用与或非门实现用与或非门实现)1111- - - - -+ + + += =iiiiiiiiiiiiiCBACBACBACBAS1111- - - - -+ + + += =iiiiiiiiiiiiiCBACBACBACBASAiBiC i-1000011111011110000Ci输输 入入输输 出出Ai Bi Ci-1 Si Ci0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 10 01 01 00 11 00 10 11 1画出逻辑电路图：画出逻辑电路图：由真值表直接写出逻辑表达式，再经代数法化简，用异或门实现：由真值表直接写出逻辑表达式，再经代数法化简，用异或门实现：输输 入入输输 出出Ai Bi Ci-1 Si Ci0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 10 01 01 00 11 00 10 11 1=1=1=1=1ABCSiiiiCi-1&11全加器的真值表全加器的真值表画出逻辑电路图：画出逻辑电路图：4.5.2 多位数加法器多位数加法器1. 串行串行进位加法器位加法器：用并行相加串行用并行相加串行进位位来实现来实现多位数相加多位数相加。例：例：4位串行位串行进位全加器位全加器每一位的每一位的进位信号送位信号送给下一位作下一位作为输入信号入信号任一位的加法运算必任一位的加法运算必须在低一位的运算完成之后才能在低一位的运算完成之后才能进行行电路路简单，运算速度慢（受到，运算速度慢（受到进位信号的限制）位信号的限制）2. 超前超前进位位集成集成4位位加法器加法器74LS283超前超前进位的概念位的概念iC定义两个中间变量定义两个中间变量G Gi i和和P Pi i：G Gi i= =A Ai i B Bi i当当A Ai i = B Bi i =1时，时， G Gi i =1，则有，则有Ci=1 (产生进位产生进位) ，因此，因此G Gi i称为称为产生变量产生变量。当当P Pi i =1时，则时，则 A Ai i B Bi i =0，得，得Ci= Ci-1 (传到高位传到高位) ，因此，因此P Pi i 称为称为传输变量传输变量。P Pi i = =A Ai iB Bi i (= (= A Ai i B Bi i + + A Ai i B Bi i ) )1-+=iiiiCPGC将两个中将两个中间变量代入等式有：量代入等式有：当当 i=0、1、2、3时分分别有：有：S S1 1 = = P P1 1(G G0 0 + +P P0 0 C C-1-1) )S S2 2 = = P P2 2(G G1 1 + +P P1 1G G0 0 + +P P1 1P P0 0 C C-1-1) )S S0 0 = = P P0 0C C-1-1S S3 3 = = P P3 3(G G2 2 + +P P2 2G G1 1+ +P P2 2P P1 1G G0 0 + +P P2 2P P1 1P P0 0 C C-1-1) ) 0123 123 23 3+=10123-+CPPPPGPPPGPPGPGS S1 1 = = P P1 1(G G0 0 + +P P0 0 C C-1-1) )S S2 2 = = P P2 2(G G1 1 + +P P1 1G G0 0 + +P P1 1P P0 0 C C-1-1) )S S0 0 = = P P0 0C C-1-1S S3 3 = = P P3 3(G G2 2 + +P P2 2G G1 1+ +P P2 2P P1 1G G0 0 + +P P2 2P P1 1P P0 0 C C-1-1) )74LS283逻辑图C0C1&74LS283逻辑图C0C1&3. 超前超前进位位产生器生器v多位数的超前多位数的超前进位位加法器的加法器的进位是并位是并行的，大大提高了行的，大大提高了运算速度运算速度 v但是随着位数的增但是随着位数的增加，将使得超前加，将使得超前进位位逻辑电路路变得越得越来越复来越复杂 v用多个超前用多个超前进位位产生器生器连接，既可接，既可扩充位数，而又不使充位数，而又不使逻辑电路太复路太复杂。集成集成超前超前进位位产生器生器74182输入信号有：入信号有：进位位输入端入端Cn进位位产生生输入端入端G0G3（低（低电平有效）平有效）进位位传输输入端入端P0P3 （低（低电平有效）平有效）输出信号有：出信号有：进位位输出端出端 Cn+x、Cn+y，Cn+z进位位产生生输出端出端FG （低（低电平有效）平有效）进位位传输输出端出端FP （低（低电平有效）平有效）输 入入输出出G3G2G1G0P3P2P1FGLLLLLLLLLLLLLL所有其他所有其他组合合H进位位产生生输出端出端FG输出功能表出功能表进位位传输传输输出端出端FP输出功能表出功能表输 入入输出出P3P2P1P0FPLLLLL所有其他所有其他组合合H进位位输出端出端Cn+x输出功能表出功能表输 入入输出出G0P0CnCn+xLHLHH所有其他所有其他组合合L进位位输出端出端Cn+y输出功能表出功能表输 入入输出出G1G0P1P0CnCn+yLHLLHLLHH所有其他所有其他组合合L输 入入输出出G2G1G0P2P1P0CnCn+zLHLLHLLLHLLLHH所有其他所有其他组合合L进位位输出端出端Cn+z输出功能表出功能表超前超前进位位产生器的生器的应用用连接接P3 G3 FP FG本章基本要求本章基本要求1.1.正确理解组合逻辑电路：编码、译码、正确理解组合逻辑电路：编码、译码、数据选择、加法及数值比较的基本概念数据选择、加法及数值比较的基本概念2.2.掌握常用组合逻辑器件的特点、逻辑功掌握常用组合逻辑器件的特点、逻辑功能及常用的集成电路，并能利用它们进能及常用的集成电路，并能利用它们进行组合电路的设计行组合电路的设计