NORTH UNIVERSITY OF CHINANORTH UNIVERSITY OF CHINA第 5 章时序逻辑电路 一一 概述概述二二 时序逻辑电路的分析方法时序逻辑电路的分析方法 三三 同步时序逻辑电路的设计同步时序逻辑电路的设计四四 寄存器和移位寄存器寄存器和移位寄存器五五 计数器计数器六六 中规模时序逻辑电路的应用中规模时序逻辑电路的应用七七 本章小结本章小结NORTH UNIVERSITY OF CHINANORTH UNIVERSITY OF CHINA5.15.1概述概述二、电路结构及特点：二、电路结构及特点： 时时序序逻逻辑辑电电路路在在任任何何时时刻刻的的输输出出不不仅仅取取决决于于该该时时刻刻的的输入，而且还取决于电路的原来状态。输入，而且还取决于电路的原来状态。一、时序逻辑电路定义一、时序逻辑电路定义 Q1 Qk1000Z1ZjY1YraibiQCPD存储电路存储电路组合电路组合电路X1Xi 时时序序逻逻辑辑电电路路是是由由组组合合逻逻辑辑电电路路和和存存储储电电路路两两部部分分组组成，其中存储电路必不可少。成，其中存储电路必不可少。 存存储储电电路路的的输输出出状状态态必必须须反反馈馈到到输输入入端端和和输输入入信信号号共共同确定时序电路的输出。同确定时序电路的输出。门门电电路路与与触触发发器器是是组组成成时时序逻辑电路的最小单元。序逻辑电路的最小单元。第 5 章时序逻辑电路 NORTH UNIVERSITY OF CHINANORTH UNIVERSITY OF CHINA三、时序逻辑电路分类三、时序逻辑电路分类同同步步时时序序电电路路：各各触触发发器器状状态态的的变变化化都都在在同同一一时时钟钟信信号号作用下同时发生。作用下同时发生。 异异步步时时序序电电路路：各各触触发发器器状状态态的的变变化化不不是是同同步步发发生生的的，可可能能有有一一部部分分电电路路有有公公共共的的时时钟钟信信号号，也也可可能能完完全全没没有有公公共的时钟信号。共的时钟信号。 （1 1）按各触发器接受时钟信号的不同分类：）按各触发器接受时钟信号的不同分类：Z=1JKQQJKQQ&CPF1F0XZ&CPDQQF1DQQF0第 5 章时序逻辑电路 NORTH UNIVERSITY OF CHINANORTH UNIVERSITY OF CHINA（2 2）按输出信号的特点分类：）按输出信号的特点分类：米米利利（Mealy）型型时时序序电电路路：输输出出信信号号的的状状态态不不仅仅取取决决于存储电路的状态，而且还取决于输入变量。于存储电路的状态，而且还取决于输入变量。 摩摩尔尔（Moore）型型时时序序电电路路：输输出出信信号号的的状状态态仅仅取取决决于于存储电路的状态。存储电路的状态。 五、时序逻辑电路功能的描述五、时序逻辑电路功能的描述: :逻辑方程式、逻辑方程式、 状态转换表、状态转换表、 状态转换图、状态转换图、 时序图时序图六、典型电路六、典型电路寄存器、移位寄存器、计数器等寄存器、移位寄存器、计数器等。第 5 章时序逻辑电路 NORTH UNIVERSITY OF CHINANORTH UNIVERSITY OF CHINA主要要求：主要要求： 掌握同步时序逻辑电路的分析方法。掌握同步时序逻辑电路的分析方法。（1 1）写出三组方程：）写出三组方程： 时钟方程、驱动方程、输出方程；时钟方程、驱动方程、输出方程；（2 2）求状态方程；）求状态方程；（3 3）列状态转换真值表；）列状态转换真值表；（4 4）逻辑功能描述；）逻辑功能描述；（5 5）画出状态转换图、时序波形图。）画出状态转换图、时序波形图。5.25.2时序逻辑电路的分析方法时序逻辑电路的分析方法 第 5 章时序逻辑电路 NORTH UNIVERSITY OF CHINANORTH UNIVERSITY OF CHINA6C11J1KRC11J1KRC11J1KRFF0FF1FF2Q0Q1Q2Q2YCPRD1 1 同步时序逻辑电路分析举例同步时序逻辑电路分析举例 试分析图示电路的逻辑试分析图示电路的逻辑功能，并画出状态转换图和时序图。功能，并画出状态转换图和时序图。解：这是时钟解：这是时钟 CP 下降沿触发的同步时序电路，下降沿触发的同步时序电路，CPC1C1C1分析时不必考虑时钟信号。分析时不必考虑时钟信号。RDRRR电路工作前加负脉冲清零；工作时应置电路工作前加负脉冲清零；工作时应置 RD = 1。分析如下：分析如下： 第 5 章时序逻辑电路 NORTH UNIVERSITY OF CHINANORTH UNIVERSITY OF CHINAC11J1KRC11J1KRC11J1KRFF0FF1FF2Q0Q1Q2Q2YCPRD1 1Q2nY = Q2n Q0n1J1KQ0n&Q2n1JQ1n1K&Q0nJ2 = Q1n Q0n ，J0 = K0 = 1J1 = K1 = Q2n Q0nK2 = Q0n1J1K1 11. 写方程式写方程式( (1) ) 输出方程输出方程( (2) ) 驱动方程驱动方程Q0n代入代入 J2 = Q1n Q0n ，K2 = Q0nQ0n+1 = J0 Q0n + K0 Q0n = 1 Q0n + 1 Q0n = Q0n Q1n+1 = J1 Q1n + K1 Q1n = Q2n Q0nQ2n+1 = J2 Q2n + K2 Q2n = Q1n Q0n Q2n + Q0n Q2n J0K0J1K1( (3) ) 状态方程状态方程代入代入 J0 = K0 = 1代入代入 J1 = K1 = Q2n Q0nJ2K2第 5 章时序逻辑电路 NORTH UNIVERSITY OF CHINANORTH UNIVERSITY OF CHINA2. 列状态转换真值表列状态转换真值表设电路初始状态为设电路初始状态为 Q2 Q1 Q0 = 000，则，则0001000YQ0n+1Q1n+1Q2n+1Q0nQ1nQ2n输出输出次次 态态现现 态态 将现态代入状态方程求次态：将现态代入状态方程求次态： Q0n+1 = Q0n = 0 = 1 Q1n+1 = Q2n Q0n Q1n = 0 0 0 = 0 Q2n+1 = Q1n Q0n Q2n + Q0n Q2n = 0 0 0 + 0 0 = 0 将现态代入输出方程求将现态代入输出方程求 YY = Q2n Q0n = 0 0= 0第 5 章时序逻辑电路 NORTH UNIVERSITY OF CHINANORTH UNIVERSITY OF CHINA设电路初始状态为设电路初始状态为Q2 Q1 Q0 = 000，则，则将新状态作现态，再计算下一个次态。将新状态作现态，再计算下一个次态。YQ0n+1Q1n+1Q2n+1Q0nQ1nQ2n输出输出次次 态态现现 态态0001000 Q0n+1 = Q0n = 1 = 0 Q1n+1 = Q2n Q0n Q1n = 0 1 0 = 1 Q2n+1 = Q1n Q0n Q2n + Q0n Q2n = 0 1 0 + 1 0 = 01000010 Y = Q2n Q0n = 0 1= 0第 5 章时序逻辑电路 NORTH UNIVERSITY OF CHINANORTH UNIVERSITY OF CHINA 可见：电路在输入第可见：电路在输入第 6 个脉冲个脉冲 CP 时返回时返回原来状态，同时在原来状态，同时在 Y 端输出一个进位脉冲下降端输出一个进位脉冲下降沿。以后再输入脉冲，将重复上述过程。沿。以后再输入脉冲，将重复上述过程。依次类推依次类推设电路初始状态为设电路初始状态为Q2 Q1 Q0 = 000，则，则YQ0n+1Q1n+1Q2n+1Q0nQ1nQ2n输出输出次次 态态现现 态态000100010000101000101010100100011100110010一直计算到状态进入循环为止一直计算到状态进入循环为止第 5 章时序逻辑电路 NORTH UNIVERSITY OF CHINANORTH UNIVERSITY OF CHINA圆圆圈圈内内表表示示 Q2 Q1 Q0 的的状状态态；箭箭头头表表示示电电路路状状态态转转换换的的方方向向；箭箭头头上上方方的的“ x / y ”中中，x 表表示示转转换换所所需需的的输输入入变变量量取取值值，y 表表示示现现态态下下的的输输出出值值。本本例例中没有输入变量，故中没有输入变量，故 x 处空白。处空白。3. 画状态转换图和时序图画状态转换图和时序图000001010YQ0n+1Q1n+1Q2n+1Q0nQ1nQ2n输出输出次次 态态现现 态态00010001000010100010101010010001110011001000001000Q2 Q1 Q0x / y/ 0/ 0011100101/ 0/ 0/ 0/ 1第 5 章时序逻辑电路 NORTH UNIVERSITY OF CHINANORTH UNIVERSITY OF CHINA000001010011100101Q2 Q1 Q0x / y/ 0/ 0/ 0/ 0/ 0/ 1CP123456 必须画出必须画出一个计数周一个计数周期的波形。期的波形。100Q0Q1Q2000010Y110000000第 5 章时序逻辑电路 NORTH UNIVERSITY OF CHINANORTH UNIVERSITY OF CHINA4. 逻辑功能说明逻辑功能说明该该电电路路能能对对 CP 脉脉冲冲进进行行六六进进制制计计数数，并并在在 Y 端端输输出出脉脉冲冲下下降降沿沿作作为为进进位位输输出出信信号号。故故为为能能自启动的自启动的同步同步六进制六进制加法加法计数器。计数器。第 5 章时序逻辑电路 NORTH UNIVERSITY OF CHINANORTH UNIVERSITY OF CHINA二、异步时序逻辑电路的分析方法二、异步时序逻辑电路的分析方法异步异步与同步时序电路的根本区别在于前者与同步时序电路的根本区别在于前者不受同一时钟控制不受同一时钟控制，而后者受同一时钟控制。，而后者受同一时钟控制。因此，分析异步时序电路时因此，分析异步时序电路时需写出时钟方程需写出时钟方程，并特别注意各触发器的时钟条件何时满足。并特别注意各触发器的时钟条件何时满足。第 5 章时序逻辑电路 NORTH UNIVERSITY OF CHINANORTH UNIVERSITY OF CHINA分析举例分析举例 异步时序逻辑电路分析举例异步时序逻辑电路分析举例 试分析图示电路的逻辑试分析图示电路的逻辑功能，并画出状态转换图和时序图。功能，并画出状态转换图和时序图。这是异步时序逻辑电路。分析如下：这是异步时序逻辑电路。分析如下：解：解：C11J1KRC11J1KRC11J1KRFF0FF1FF2Q0Q1Q2YCP1 1RDCPC1C1C1RDRRR FF1 受受 Q0 下降沿触发下降沿触发 FF0 和和 FF2 受受 CP 下降沿触发下降沿触发第 5 章时序逻辑电路 NORTH UNIVERSITY OF CHINANORTH UNIVERSITY OF CHINA1. 写方程式写方程式( (1) ) 时钟方程时钟方程( (3) ) 驱动方程驱动方程( (2) ) 输出方程输出方程( (4) ) 状态方程状态方程C11J1KRC11J1KRC11J1KRFF0FF1FF2Q0Q1Q2YCP1 1RDQ2YCP1 = Q0 FF1 由由 Q0 下降沿触发下降沿触发CP0 = CP2 = CP FF0 和和 FF2 由由 CP 下降沿触发下降沿触发Y = Q2n1 11J1K1 11J1KJ0 = Q2n ，K0 = 1J2 = Q1n Q0n ，K2 = 1J1 = K1 = 1Q2n11K1J&Q1nQ0n第 5 章时序逻辑电路 NORTH UNIVERSITY OF CHINANORTH UNIVERSITY OF CHINA1. 写方程式写方程式( (1) ) 时钟方程时钟方程( (3) ) 驱动方程驱动方程( (2) ) 输出方程输出方程( (4) ) 状态方程状态方程CP1 = Q0 FF1 由由 Q0 下降沿触发下降沿触发CP0 = CP2 = CP FF0 和和 FF2 由由 CP 下降沿触发下降沿触发Y = Q2nJ0 = Q2n ，K0 = 1J2 = Q1n Q0n ，K2 = 1J1 = K1 = 1Q0n+1 = J0 Q0n + K0 Q0n Q1n+1 = J1 Q1n + K1 Q1n Q2n+1 = J2 Q2n + K2 Q2n 代入代入 J1 = K1 = 1代入代入 J2 = Q1n Q0n K2 = 1= Q2n Q0n + 1 Q0n = Q2n Q0n = 1 Q1n + 1 Q1n = Q1n = Q1n Q0n Q2n + 1 Q2n = Q1n Q0n Q2n 代入代入 J0 = Q2n ，K0 = 1Q0n+1 = Q2n Q0n CP 下降沿有效下降沿有效Q1n+1 = Q1n Q0下降沿有效下降沿有效Q2n+1 = Q1n Q0n Q2n CP 下降沿有效下降沿有效第 5 章时序逻辑电路 NORTH UNIVERSITY OF CHINANORTH UNIVERSITY OF CHINA2. 列状态转换真值表列状态转换真值表设初始状态为设初始状态为Q2 Q1 Q0 = 0000100000 Q0n+1 = Q2n Q0n = 0 0 = 1 表示现态条件下能满足的时钟条件表示现态条件下能满足的时钟条件 Y = Q2n = 001 Q2n+1 = Q1n Q0n Q2n = 0 0 0 = 0YQ0n+1Q1n+1Q2n+1Q0nQ1nQ2n输输 出出次次 态态现现 态态CP2CP0CP1时时 钟钟 脉脉 冲冲CP0 = CP，FF0 满足时钟触发条件。满足时钟触发条件。CP1 = Q0 为上升沿，为上升沿，FF1 不满足时钟触发条件，其状态保持不变。不满足时钟触发条件，其状态保持不变。CP2= CP，FF2 满足时钟触发条件。满足时钟触发条件。第 5 章时序逻辑电路 NORTH UNIVERSITY OF CHINANORTH UNIVERSITY OF CHINA2. 列状态转换真值表列状态转换真值表设初始状态为设初始状态为Q2 Q1 Q0 = 0000100000YQ0n+1Q1n+1Q2n+1Q0nQ1nQ2n输输 出出次次 态态现现 态态CP2CP0CP1时时 钟钟 脉脉 冲冲001010010 Q0n+1 = Q2n Q0n = 0 1 = 0 Q1n+1 = Q1n = 0 = 1 将新状态将新状态“001”作为现作为现态，再计算下一个次态。态，再计算下一个次态。CP1 = Q0 为下降沿，为下降沿，FF1 满足时钟触发条件。满足时钟触发条件。 Q2n+1 = Q1n Q0n Q2n = 0 1 0 = 0 Y = Q2n = 0第 5 章时序逻辑电路 NORTH UNIVERSITY OF CHINANORTH UNIVERSITY OF CHINA2. 列状态转换真值表列状态转换真值表设初始状态为设初始状态为Q2 Q1 Q0 = 0000100000YQ0n+1Q1n+1Q2n+1Q0nQ1nQ2n输输 出出次次 态态现现 态态CP2CP0CP1时时 钟钟 脉脉 冲冲依次依次类推类推0010100一直计算到电路一直计算到电路状态进入循环为止。状态进入循环为止。100000100011100110010第 5 章时序逻辑电路 NORTH UNIVERSITY OF CHINANORTH UNIVERSITY OF CHINA3. 分析电路自启动功能分析电路自启动功能 将无效状态将无效状态101、110、111代入到触发器的状态方程中，代入到触发器的状态方程中，得到次态分别为得到次态分别为010、010、000。4. 画状态转换图画状态转换图000001010011100110101111第 5 章时序逻辑电路 NORTH UNIVERSITY OF CHINANORTH UNIVERSITY OF CHINA必须画出一个必须画出一个计数周期的波形。计数周期的波形。110010100Q0Q1Q2000000CP12345Y000可见，当计数至第可见，当计数至第 5 个计数脉冲个计数脉冲 CP 时，时， 电路状态进入循环，电路状态进入循环，Y 输出进位脉冲下降沿。输出进位脉冲下降沿。5. 画时序图画时序图6. 逻辑功能说明逻辑功能说明电路构成电路构成能自启动能自启动的的异步异步五进制五进制加法加法计数计数器，并由器，并由 Y 输出进位脉冲信号的下降沿。输出进位脉冲信号的下降沿。第 5 章时序逻辑电路 NORTH UNIVERSITY OF CHINANORTH UNIVERSITY OF CHINA主要要求：主要要求： 掌握掌握同步同步时序逻辑电路的设计方法。时序逻辑电路的设计方法。5.55.5时序逻辑电路的设计时序逻辑电路的设计第 5 章时序逻辑电路 NORTH UNIVERSITY OF CHINANORTH UNIVERSITY OF CHINA一、时序逻辑电路的设计方法一、时序逻辑电路的设计方法（1）经典的设计方法经典的设计方法 采用触发器和门电路，通过一般设采用触发器和门电路，通过一般设计步骤得到符合要求的逻辑电路。这种方法也称为小规模计步骤得到符合要求的逻辑电路。这种方法也称为小规模设计方法（设计方法（SSI）。）。（2）采用标准中、大规模集成组件进行逻辑设计采用标准中、大规模集成组件进行逻辑设计 设计方设计方法和步骤与经典的设计方法不同。这种方法也称为中规模法和步骤与经典的设计方法不同。这种方法也称为中规模设计方法（设计方法（MSI）。）。（3）采用现场可编程逻辑器件采用现场可编程逻辑器件FPGA和复杂可编程逻辑和复杂可编程逻辑器件器件CPLD进行设计进行设计 这部分内容在第这部分内容在第8章中介绍。章中介绍。 第 5 章时序逻辑电路 NORTH UNIVERSITY OF CHINANORTH UNIVERSITY OF CHINA二、同步时序逻辑电路的设计方法二、同步时序逻辑电路的设计方法1. 根据设计要求，设定状态，画出状态转换图根据设计要求，设定状态，画出状态转换图2. 状态化简：合并等价状态状态化简：合并等价状态3. 状态分配，列出状态转换编码表：状态分配，列出状态转换编码表： N 2n4. 选择触发器的类型，求出状态方程、驱动方程、选择触发器的类型，求出状态方程、驱动方程、 输出方程输出方程5. 根据驱动方程和输出方程画逻辑图根据驱动方程和输出方程画逻辑图6. 检查电路有无自启动能力检查电路有无自启动能力第 5 章时序逻辑电路 NORTH UNIVERSITY OF CHINANORTH UNIVERSITY OF CHINA三、同步时序逻辑电路设计举例三、同步时序逻辑电路设计举例 即在输入脉冲作用下，周期性地即在输入脉冲作用下，周期性地依次输出数码依次输出数码“1、0、1、0、0”。解：设计步骤解：设计步骤由由于于上上述述 5 个个状状态态中中无无重重复复状状态态，因此不需要进行状态化简。因此不需要进行状态化简。S0S1S2/ 1/ 0S3S4/ 1/ 0/ 0( (1) ) 根据设计要求设定状态，画状态转换图。根据设计要求设定状态，画状态转换图。由由于于串串行行输输出出脉脉冲冲序序列列为为 10100，故故电电路路应应有有 5 种种工工作作状状态态，将将它它们们分分别别用用 S0、S1 、 、S4 表表示示；将将串串行行输输出信号用出信号用 Y 表示，则可列出下图所示的状态转换图。表示，则可列出下图所示的状态转换图。 例例11 设计一个脉冲序列为设计一个脉冲序列为 10100 的序列脉冲发生器。的序列脉冲发生器。第 5 章时序逻辑电路 NORTH UNIVERSITY OF CHINANORTH UNIVERSITY OF CHINA( (2) ) 状态分配，列出状态转换编码表。状态分配，列出状态转换编码表。 将电路状态用二进制码进行编码，通常将电路状态用二进制码进行编码，通常采用自然二进制码。采用的码位数采用自然二进制码。采用的码位数 n 与电路与电路状态数状态数 N 之间应满足之间应满足 2nN 2n-1由由于于电电路路有有 5 个个状状态态，因因此此宜宜采采用用三三位位二二进进制制代代码码。现现采采用用自自然然二二进进制制码码进进行行如如下下编编码码：S0 = 000，S1 = 001， ，S4 = 100，由由此此可可列列出出电路状态转换编码表如下：电路状态转换编码表如下：0000001S40001110S31110010S20010100S11100000S0YQ0n+1Q1n+1Q2n+1Q0nQ1nQ2n输出输出次次 态态现态现态状态转换顺序状态转换顺序( (3) )根据根据状态转换编码表状态转换编码表或或编码后的状态转换图编码后的状态转换图求输求输出方程和状态方程。出方程和状态方程。第 5 章时序逻辑电路 NORTH UNIVERSITY OF CHINANORTH UNIVERSITY OF CHINA10 Q2nQ1n Q0n0100 0111 0 1 00 0Q2nQ1n Q0n0100 0111 0 0 10 110 10 Q2nQ1n Q0n0100 0111 0 0 01 110 Q2nQ1n Q0n0100 0111 0 0 01 1Q2n+1 卡卡诺诺图图Q1n+1 卡卡诺诺图图Q0n+1 卡卡诺诺图图Y 卡卡诺诺图图输出方程为输出方程为状态方程为状态方程为第 5 章时序逻辑电路 NORTH UNIVERSITY OF CHINANORTH UNIVERSITY OF CHINAnnnnnnnnnnnnnnnnnnnQQQQQQQQQQQQQQQQQQQ002021010101122102101211+ += = =+ += =+ += = =+ + + +( (4) ) 选择触发器类型，并求驱动方程。选择触发器类型，并求驱动方程。 由于由于 JK 触发器的使用比较灵活，触发器的使用比较灵活，由此设计中多选用由此设计中多选用 JK 触发器。触发器。选用选用 JK 触发器。其特性方程为触发器。其特性方程为 Qn+1 = JQn +KQn ，将它与状态方程进行比较，可得驱动方程将它与状态方程进行比较，可得驱动方程( (5) ) 根据驱动方程和输根据驱动方程和输 出方程画逻辑图。出方程画逻辑图。1,1,02001012102= = = = = = =KQJQKQJKQQJnnnnnFF01J1KRC1FF11JRC1FF21JC11 1CPRD1KQ1&R&1K1 11YQ2Q0Q0 第 5 章时序逻辑电路 NORTH UNIVERSITY OF CHINANORTH UNIVERSITY OF CHINA( (6) ) 检查电路有无自启动能力。检查电路有无自启动能力。若电路由于某种原因进入了无效状态，若电路由于某种原因进入了无效状态，通过继续输入时钟脉冲，能自动进入有效状通过继续输入时钟脉冲，能自动进入有效状态的，称为能自启动，否则称不能自启动。态的，称为能自启动，否则称不能自启动。将将 3 个无效状态个无效状态 101、110、111 代入状态方程代入状态方程计算后，获得的次态计算后，获得的次态 010、010、000 均为有效状态。均为有效状态。例如例如 Q2nQ1nQ0n = 101 时：时： Q2n+1 = 1 0 1 = 0 Q1n+1 = 1 0 + 1 0 = 1 Q0n+1 = 1 1 = 0其余同理其余同理因此，该电路能自启动。因此，该电路能自启动。第 5 章时序逻辑电路 NORTH UNIVERSITY OF CHINANORTH UNIVERSITY OF CHINA3有输入信号的一般时序逻辑电路的设计举例有输入信号的一般时序逻辑电路的设计举例S0 0初始状态或没有收到初始状态或没有收到1 1时的状态；时的状态； 例例2 2 设计一个串行数据检测器。该检测器有一个输入端设计一个串行数据检测器。该检测器有一个输入端X，它的功，它的功能是对输入信号进行检测。当连续输入三个能是对输入信号进行检测。当连续输入三个1 1（以及三个以上（以及三个以上1 1）时，）时，该电路输出该电路输出Y=1=1，否则输出，否则输出Y=0=0。例如：输入X101100111011110输入Y000000001000110 解：解： （1 1）根据设计要求，设定状态）根据设计要求，设定状态: :：S2 2连续收到两个连续收到两个1 1后的状态；后的状态；S1 1收到一个收到一个1 1后的状态；后的状态；S3 3连续收到三个连续收到三个1 1（以及三个以上（以及三个以上1 1）后的状态。）后的状态。第 5 章时序逻辑电路 NORTH UNIVERSITY OF CHINANORTH UNIVERSITY OF CHINA（3）状态化简。 原始状态图中，凡是在输入相同时，输出相同、要转换到的次态也相同的状态，称为等价状态。 观察上图可知，S2和S3是等价状态，所以将S2和S3合并，并用S2表示，得简化状态图:（2 2）根据题意可画出）根据题意可画出原始状态图：原始状态图：第 5 章时序逻辑电路 NORTH UNIVERSITY OF CHINANORTH UNIVERSITY OF CHINAl （4）状态分配。l 该电路有3个状态，可以用2位二进制代码组合（00、01、10、11）中的 三个代码表示。本例取S0=00、S1=01、S2=11。（5 5）选择触发器。）选择触发器。 本例选用本例选用2 2个个D触发器。触发器。第 5 章时序逻辑电路 NORTH UNIVERSITY OF CHINANORTH UNIVERSITY OF CHINA（6）求出状态方程、驱动方程和输出方程。）求出状态方程、驱动方程和输出方程。列出D触发器的驱动表、画出电路的次态和输出卡诺图。由输出卡诺图可得电路的输出方程：由输出卡诺图可得电路的输出方程：第 5 章时序逻辑电路 NORTH UNIVERSITY OF CHINANORTH UNIVERSITY OF CHINA根据次态卡诺图和根据次态卡诺图和D触发器的驱动表可得各触发器的驱动卡诺图：触发器的驱动表可得各触发器的驱动卡诺图：由各驱动卡诺图可得电路的驱动方程：第 5 章时序逻辑电路 NORTH UNIVERSITY OF CHINANORTH UNIVERSITY OF CHINA（7）画逻辑图。）画逻辑图。根据驱动方程和输出方程，画出逻辑图。根据驱动方程和输出方程，画出逻辑图。（8）检查能否自启动。第 5 章时序逻辑电路 NORTH UNIVERSITY OF CHINANORTH UNIVERSITY OF CHINA 例例33 用用JKJK触发器设计一个带进位输出的同步六进触发器设计一个带进位输出的同步六进制加法计数器制加法计数器解：设计步骤解：设计步骤( (1) ) 根据设计要求设定状态，画状态转换图。根据设计要求设定状态，画状态转换图。第 5 章时序逻辑电路 NORTH UNIVERSITY OF CHINANORTH UNIVERSITY OF CHINA( (2) ) 状态分配，列出状态转换编码表。状态分配，列出状态转换编码表。由由于于电电路路有有 6 个个状状态态，因因此此宜宜采采用用三三位位二二进进制制代代码码。现现采采用用自自然然二二进进制制码码进进行行如如下下编编码码：S0 = 000，S1 = 001， ，S4 = 100， S5 = 101，由此可列出电路状态转换编码表如下：由此可列出电路状态转换编码表如下：计数脉冲个数 C1234560 0 00 0 10 1 00 1 11 0 01 0 10 0 10 1 00 1 11 0 01 0 10 0 0000001121 1 01 1 1 第 5 章时序逻辑电路 NORTH UNIVERSITY OF CHINANORTH UNIVERSITY OF CHINA输出方程为输出方程为状态方程为状态方程为10 Q2nQ1n Q0n0100 0111 1 1 000 0Q2nQ1n Q0n0100 0111 0 0 100 110 10 Q2nQ1n Q0n0100 0111 1 0 010 110 Q2nQ1n Q0n0100 0111 0 0 001 0Q2n+1 卡卡诺诺图图Q1n+1 卡卡诺诺图图Q0n+1 卡卡诺诺图图c 卡卡诺诺图图第 5 章时序逻辑电路 NORTH UNIVERSITY OF CHINANORTH UNIVERSITY OF CHINA( (4) ) 选择触发器类型，并求驱动方程。选择触发器类型，并求驱动方程。 由于由于 JK 触发器的使用比较灵活，触发器的使用比较灵活，由此设计中多选用由此设计中多选用 JK 触发器。触发器。选用选用 JK 触发器。其特性方程为触发器。其特性方程为 Qn+1 = JQn +KQn ，将它与状态方程进行比较，可得驱动方程将它与状态方程进行比较，可得驱动方程( (5) ) 根据驱动方程和输根据驱动方程和输 出方程画逻辑图。出方程画逻辑图。第 5 章时序逻辑电路 NORTH UNIVERSITY OF CHINANORTH UNIVERSITY OF CHINA( (6) ) 检查电路有无自启动能力。检查电路有无自启动能力。若电路由于某种原因进入了无效状态，若电路由于某种原因进入了无效状态，通过继续输入时钟脉冲，能自动进入有效状通过继续输入时钟脉冲，能自动进入有效状态的，称为能自启动，否则称不能自启动。态的，称为能自启动，否则称不能自启动。将将 2 个无效状态个无效状态 110、111 代入状态方程计算后，代入状态方程计算后，获得的次态获得的次态 111、000 均为有效状态。均为有效状态。因此，该电路能自启动。因此，该电路能自启动。第 5 章时序逻辑电路 NORTH UNIVERSITY OF CHINANORTH UNIVERSITY OF CHINA主要要求：主要要求： 理解寄存器和移位寄存器的作用和工作原理。理解寄存器和移位寄存器的作用和工作原理。了解集成移位寄存器的应用。了解集成移位寄存器的应用。5.35.3寄存器和移位寄存器寄存器和移位寄存器 第 5 章时序逻辑电路 NORTH UNIVERSITY OF CHINANORTH UNIVERSITY OF CHINA一、寄存器一、寄存器 寄存器是计算机或其他数字系统的主要部件之一，它寄存器是计算机或其他数字系统的主要部件之一，它用来暂时存放数据或代码用来暂时存放数据或代码的逻辑部件的逻辑部件。寄存器的构成寄存器的构成触发器触发器门构成的门构成的控制电路控制电路寄存数寄存数保证信号的接保证信号的接收和清除收和清除 一个触发器可以存储一个触发器可以存储1位二进制代码，存放位二进制代码，存放n位二进制位二进制代码的寄存器，需用代码的寄存器，需用n个触发器来构成。个触发器来构成。 第 5 章时序逻辑电路 NORTH UNIVERSITY OF CHINANORTH UNIVERSITY OF CHINA 下面请看置数演示下面请看置数演示二、基本寄存器二、基本寄存器Register，用于存放二进制数码。，用于存放二进制数码。4 位位 寄寄 存存 器器Q0 Q1 Q2Q3 Q0 Q1 Q2 Q3FF0FF1FF2FF3D0CPC1C1C11D1D1D R R R R D1 D2 D3 C11DCR1D1D1D1D 由由D 触发器触发器构成，因此能锁存输入数据。构成，因此能锁存输入数据。D0D1 D2D3RRRR1CR CR 为异步清零端，为异步清零端，当当 CR = 0 时时，各触发器均，各触发器均被被置置 0。寄存器工作时，。寄存器工作时，CR 应为高电平。应为高电平。 D0 D3 称称为为并并行行数数据据输输入入端端，当当时时钟钟 CP 上上升升沿沿到到达达时时，D0 D3 被被并并行行置置入入到到 4 个个触触发发器器中中，使使 Q3 Q2 Q1 Q0 = D3 D2 D1 D0。D0D1 D2D3D0D1 D2D3D0D1 D2D3在在 CR = 1 且且CP上升沿未到达时，各触发器上升沿未到达时，各触发器的状态不变，即寄存的数码保持不变。的状态不变，即寄存的数码保持不变。Q0 Q1Q2 Q3Q0 Q3 是同时输出的，这种输出是同时输出的，这种输出方式称并行输出。方式称并行输出。第 5 章时序逻辑电路 NORTH UNIVERSITY OF CHINANORTH UNIVERSITY OF CHINA三、移位寄存器三、移位寄存器在控制信号作用下，可实现在控制信号作用下，可实现右移也可实现左移。右移也可实现左移。 双向移位双向移位寄寄 存存 器器单向移位单向移位寄寄 存存 器器 左左 移移寄存器寄存器 右右 移移寄存器寄存器每输入一个移位脉冲，移位寄每输入一个移位脉冲，移位寄存器中的数码依次向右移动存器中的数码依次向右移动 1 位。位。 每输入一个移位脉冲，移位寄每输入一个移位脉冲，移位寄存器中的数码依次向左移动存器中的数码依次向左移动 1 位。位。 Shift register用于存放数码和使数码根据需要向左或向右移位。用于存放数码和使数码根据需要向左或向右移位。第 5 章时序逻辑电路 NORTH UNIVERSITY OF CHINANORTH UNIVERSITY OF CHINA右移输入右移输入D0D1D3DID2右移输出右移输出Q11D1D1D1DQ3Q0Q2C1C1C1C1FF1FF0FF2FF3移位脉冲移位脉冲CP右右 移移 位位 寄寄 存存 器器 由由 D 触发器构成。触发器构成。在在 CP 上升沿作用下，上升沿作用下，串行输入数据串行输入数据 DI逐步被移入逐步被移入 FF0 中；同时，数据逐步被右移。中；同时，数据逐步被右移。D0=DI，D1=Q0，D2=Q1，D3= Q2。DI右移输入右移输入D0Q0右移输出右移输出D1D2D3Q1Q2Q31D1D1D1D（一）（一）单向移位寄存器的结构与工作原理单向移位寄存器的结构与工作原理第 5 章时序逻辑电路 NORTH UNIVERSITY OF CHINANORTH UNIVERSITY OF CHINA设串行输入数码设串行输入数码DI= 1011，电路初态为，电路初态为 Q3Q2Q1Q0= 0000。可可见见，移移位位寄寄存存器器除除了了能能寄寄存存数数码码外外，还能实现数据的串、并行转换。还能实现数据的串、并行转换。10111401011300100200011100000Q3Q2Q1Q0移位寄存器中的数移位寄存器中的数输入输入数据数据移位移位脉冲脉冲在在 4 个移位脉冲作个移位脉冲作用下，用下，串行输入串行输入的的 4 位位数码数码 1011 全部存入寄全部存入寄存器，并由存器，并由 Q3、Q2、Q1 和和 Q0 并行输出并行输出。举例说明工作原理举例说明工作原理第 5 章时序逻辑电路 NORTH UNIVERSITY OF CHINANORTH UNIVERSITY OF CHINA10111401011300100200011100000Q3Q2Q1Q0移位寄存器中的数移位寄存器中的数输入输入数据数据移位移位脉冲脉冲工作原理举例说明工作原理举例说明 再输入再输入 4 个移位脉冲个移位脉冲时，时，串行输入串行输入数据数据 1011将从将从 Q3 端端串行输出串行输出。01100511000610000710111400000801011300100200011100000Q3Q2Q1Q0移位寄存器中的数移位寄存器中的数输入输入数据数据移位移位脉冲脉冲1 从从 Q3 端取出端取出0 从从 Q3 端取出端取出1 从从 Q3 端取出端取出1 从从 Q3 端取出端取出第 5 章时序逻辑电路 NORTH UNIVERSITY OF CHINANORTH UNIVERSITY OF CHINA2. 集成双向移位寄存器CT74LS194CRCRDSLDSRCPCT74LS194Q0Q1Q2Q3M1M0D0D1D2D3（二）（二）集成双向移位寄存器集成双向移位寄存器 CT74LS194Q3Q2Q1Q0SRSLM1M0D3D2D1D0移位脉冲移位脉冲输入端输入端右移右移串行数码串行数码输输 入入 端端并行数码输入端并行数码输入端左移左移串行数码输入端串行数码输入端 工作方式控制端工作方式控制端M1 M0 = 00 时，保持功能。时，保持功能。M1 M0 = 01 时，右移功能。时，右移功能。M1 M0 = 10 时，左移功能。时，左移功能。M1 M0 = 11 时，并行置数时，并行置数 功能。功能。并行数据输出端，从高并行数据输出端，从高位到低位依次为位到低位依次为 Q3 Q0。异步置异步置 0 端端低电平有效低电平有效第 5 章时序逻辑电路 NORTH UNIVERSITY OF CHINANORTH UNIVERSITY OF CHINACT74LS194的功能表的功能表d0000保保 持持01左移左移输入输入00Q3Q2Q111左移左移输入输入11Q3Q2Q11011右移右移输入输入0Q2Q1Q000101右移右移输入输入1Q2Q1Q011101并行置数并行置数d3d2d1d0d3d2d1111保保 持持01置零置零00000Q3Q2Q1Q0D3D2D1D0DSRDSLCPM0M1CR说明说明输输 出出输输 入入Q3Q2Q1Q0M1M0DSLDSRCPCRCT74LS194D3D2D1D0CR第 5 章时序逻辑电路