知识模块二十二常用集成触发器Stillwatersrundeep.流静水深流静水深,人静心深人静心深Wherethereislife,thereishope。有生命必有希望。有生命必有希望知识模块二十二 常用集成触发器主要内容 常用集成RS、JK、D触发器的功能； 常用集成触发器的基本应用方法。n重点 常用集成触发器的基本应用方法一、集成RS触发器1基本RS触发器 （1）电路组成 基本RS触发器是一种最简单的触发器，是构成各种触发器的基础。它由两个与非门（或者或非门）的输入和输出交叉连接而成，如图221所示，有两个输入端R和S（又称触发信号端）。R为复位端，当R有效时，Q变为0，故也称R为置0端；S为置位端，当S有效时，Q变为1，称S为置“1”端。还有两个互补输出端Q和：当Q=1，=0；反之亦然。 图221基本RS触发器（a）逻辑图（b）逻辑符号（c）逻辑符号 触发器有两个稳定状态。Qn为触发器的原状态（现态），即触发信号输入前的状态；Qn+1为触发器的新状态（次态），即触发信号输入后的状态。其功能可采用状态表、特征方程式、逻辑符号图以及状态转换图、波形图或称时序图来描述。（2）状态表 表221为基本RS触发器的状态表。从表中中可知：该触发器有置“0”、置“1”功能。R与S均为低电平有效，可使触发器的输出状态转换为相应的0或1。RS触发器逻辑符号如图221(b)、(c)所示，方框下面的两个小圆圈表示输入低电平有效。表221基本RS触发器状态表表221基本RS触发器状态表（3）特征方程式据表222画出卡诺图如图222所示，化简得：图222 卡诺图RS=0(约束条件) （221）（4）状态图 基本RS触发器的状态图如图223所示。图中, 圆圈表示状态的个数，箭头表示状态转换的方向，箭头线上标注的触发信号取值表示状态转换的条件。图223 基本RS触发器状态图（5）波形图 如图224所示，画图时应根据功能表来确定各个时间段Q与的状态。图224波形图综上所述，基本RS触发器具有如下特点：它具有两个稳定状态，分别为1和0，称双稳态触发器。如果没有外加触发信号作用，它将保持原有状态不变，触发器具有记忆作用。在外加触发信号作用下，触发器输出状态才可能发生变化，输出状态直接受输入信号的控制，也称其为直接复位置位触发器。S端输入均为低电平时，输出状态不定, 即R=S=0，Q= =1，违反了互补关系。当RS从00变为11时，则Q（）=1（0），Q（）=0（1），状态不能确定，如图223所示。与非门构成的基本RS触发器的功能，可简化为如表222所示。表222基本RS触发器功能表2同步RS触发器 （1）电路组成 同步RS触发器的电路组成如图225（a）所示。图中、是直接置0、置1端，用来设置触发器的初状态。逻辑符号如图225（b）所示. （a） （b）图225波形图（a）逻辑电路 （b）逻辑符号（2）状态表 同步RS触发器的功能表如表223所示。表223同步RS触发器功能表（2）特性方程按图228(a)的逻辑电路，同步JK触发器的功能分析如下：当CP=0时，R=S=1，Qn+1=Qn触发器的状态保持不变。当CP=1时，将 ， 代入 ，可得（223）（4）状态图 同步RS触发器状态图如图226所示。图226同步RS触发器状态图 同步RS触发器的CP脉冲、R、S均为高电平有效，触发器状态才能改变。与基本RS触发器相比，对触发器增加了时间控制，但其输出的不定状态直接影响触发器的工作质量。 同步RS触发器的波形图请读者自己分析。3集成主从RS触发器74LS71 TTL集成主从RS触发器74LS71的引脚分布和逻辑符号如图227所示，功能表如表224所示。触发器分别有3个S端和3个R端，均为与逻辑关系，即1R=R1R2R3, 1S=S1S2S3。使用中如有多余的输入端，要将它们接至高电平。触发器带有清零端(置0)RD和预置端(置1)SD,它们的有效电平为低电平。图227TTL集成主从RS触发器74LS71(a)实物 (b)引脚图 （C）逻辑符号表224 主从RS触发器74LS71功能表 表中有关符号含义如下（下同）：H高电平；L低电平；时钟脉冲高电平到低电平的跳变（下降边沿）； 任意状态； ( ) 现态； ( ) 次态。 通过功能表224我们可以得到该触发器的逻辑功能：（1）具有预置，清零功能。预置端加低电平，清零端加高电平时，触发器置1，反之触发器置0。预置和清零与CP 无关，这种方式称为直接预置和直接清零。（2）正常工作时，预置端和清零端必须都加高电平，且要输入时钟脉冲。（3）触发器的功能表和同步RS触发器的功能一致。二、集成JK触发器1同步JK触发器 （1）电路组成 同步JK触发器的电路组成如图228所示。 图228 同步JK触发器（a）逻辑电路 （b）逻辑符号（3）状态表 同步JK触发器的状态表如表225所示。表225状态表从表225中可知：当J=0，K=1时， ，置“0”。当J=1， K=0时， ，置“1”。当J=0，K=0时，Qn+1=Qn，保持不变。当J=1，K=1时， 翻转或称计数。 所谓计数就是触发器状态翻转的次数与CP脉冲输入的个数相等，以翻转的次数记录CP的个数。 （4）状态图 同步JK触发器状态图如图229所示。图229 同步JK触发器状态图（5）波形图 波形图如图2210所示。图2210 J=K=1波形图2.集成JK触发器74LS112 74LS112为双下降沿JK触发器，其实物图、引脚排列图及外引线图如图2211所示，功能表如表226所示。 图2211 双下降沿JK触发器(74LS112)(a)实物 (b)引脚图 (C)外引线图表226双下降沿JK触发器74LS112功能表【例221】按照给出的CP、J、K、的波形画出74LS112 Q和端的时序波形图。 图2212 74LS112JK触发器时序波形图（设初始状态为0）【解】根据双下降沿JK触发器74LS112功能表226，画出对应CP、J、K、 和 输入信号的Q和端时序波形图如图2212所示。 三、集成D触发器1D触发器 可利用JK触发器完成D触发器的功能。 转换电路如图2213所示。 图2213 JKD转换电路D触发器特性方程为 （224）2. 集成D触发器74LS74 常用双上升沿D触发器74LS74的实物图、引脚与外引线图如图2214所示，功能表如表227所示。其中CP为时钟输入端，D为数据输入端，Q、 为互补输出端， 为直接复位端，低电平有效， 为直接置位端，低电平有效， 和 用来设置初始状态。 图2214双上升沿D触发器(74LS74)(a)实物 (b)引脚图 (C)外引线图表227双上升沿D触发器74LS74功能表符号说明：表示无效状态。【例222】利用74LS74构成寄存器（寄存器的知识见模块二十三）。图2215 D触发器构成寄存器【解】利用两片74LS74构成如图2215所示的电路。 原理：若输入控制端W允许输入数据（W=1），当时钟脉冲来到时，4位输入的二进制数将被同时存入4个触发器中，其输出端可接至输出控制电路（图中未画出），若输入控制端W不允许输入数据（W= 0），则寄存器不能接收数据，寄存器输出状态保持不变，直到W端允许，且有时钟脉冲来到时，才能更新寄存数据。【例223】利用74LS74构成移位寄存器。图2216 D触发器构成移位寄存器【解】利用两片74LS74构成如图2216所示的电路。移位寄存器可将寄存器有效的二进制数进行左移或右移。 原理：电路中将各触发器的输入与输出之间串行连接。各触发器的时钟控制端连在一起，即采用了同步控制。设所有触发器的初始状态都处于0状态（Q=0，=1）。在控制时钟的连续作用下，被存储的二进制数（0101B）一位接一位地从左向右移动。根据D触发器的特点，当时钟脉冲沿到来时，输出端的状态与输入端状态相同，Qn+1=D。所以在时钟端每来一个CP脉冲都会引起所有触发器状态向右移动一位，若来4个时钟脉冲，移位寄存器就存储了4位二进制信息Q0Q1Q2Q3=0101。思考与练习思考与练习22.1设基本RS触发器初始状态为“0”，试根据和的波形画出对应Q、的波形图。图2217 例输入和的波形图22.2设基本RS触发器初始状态为“1”，试根据和的波形画出对应Q、的波形图。图2218 例输入和的波形图22.3试用74LS71和逻辑门电路组成JK触发器。22.4试用74LS71和逻辑门电路组成D触发器。22.5试用74LS71和逻辑门电路组成T触发器。22.6如何用74LS74构组成3位二进制异步加计数器，画出设计电路图（注：计数器的知识见模块二十三）。22.7怎样利用JK触发器和其他逻辑门电路组成D触发器？22.8如何用74LS112设计一个同步十进制加法计数器,画出设计电路图。