集成电路设计基础集成电路设计基础第九章第九章 数字集成电路基本单元数字集成电路基本单元华南理工大学华南理工大学华南理工大学华南理工大学 电子与信息学院电子与信息学院电子与信息学院电子与信息学院广州集成电路设计中心广州集成电路设计中心广州集成电路设计中心广州集成电路设计中心殷瑞祥殷瑞祥殷瑞祥殷瑞祥 教授教授教授教授第九章第九章第九章第九章 数字集成电路基本单元与版图数字集成电路基本单元与版图数字集成电路基本单元与版图数字集成电路基本单元与版图9.1 TTL基本基本电路路 9.2 CMOS基本基本门电路及版路及版图实现9.3 数字数字电路路标准准单元元库设计 9.4 焊盘输入入输出出单元元 9.5 了解了解CMOS存存储器器 29.1 TTL9.1 TTL基本电路基本电路基本电路基本电路 3TTL反相器反相器4具有多发射极晶体管的具有多发射极晶体管的3输入端与非门电路输入端与非门电路与非门电路与非门电路与非门电路与非门电路5TTLTTL或非门或非门或非门或非门 第九章第九章第九章第九章 数字集成电路基本单元与版图数字集成电路基本单元与版图数字集成电路基本单元与版图数字集成电路基本单元与版图9.1 TTL基本基本电路路 9.2 CMOS基本基本门电路及版路及版图实现9.3 数字数字电路路标准准单元元库设计 9.4 焊盘输入入输出出单元元 9.5 了解了解CMOS存存储器器 69.2.1 CMOS9.2.1 CMOS反相器反相器反相器反相器7NMOS和和PMOS的衬底分开的衬底分开NMOS的的衬衬底底接接最最低低电电位位地，地，PMOS的的衬衬底底接接最最高高电电位位Vdd。NMOS的的源源极极接接地地，漏漏极极接接高高电位；电位；PMOS的的源源极极接接Vdd，漏漏极极接接低低电位。电位。输入信号输入信号Vi加在两管加在两管g和和s之间，由于之间，由于NMOS的的s接地，接地， PMOS的的s接接 Vdd，所以，所以Vi对两管参考电位不同。对两管参考电位不同。CMOSCMOS反相器的转移反相器的转移反相器的转移反相器的转移特性特性特性特性8Vi Vtn 导通Vi Vdd - |Vtp| 截止Vi Vdd - |Vtp| 导通NMOS：PMOS：PMOS视为视为NMOS的负载，可以像作负载线一样，把的负载，可以像作负载线一样，把PMOS的的特性作在特性作在NMOS的特性曲线上的特性曲线上整个工作区整个工作区分为五个区域分为五个区域A B C D ECMOSCMOS反相器的反相器的反相器的反相器的转移特性转移特性转移特性转移特性( (续续续续1)1)9A区：区：0 Vi VtnNMOS截止截止 Idsn = 0PMOS导通导通Vdsn = Vdd Vdsp = 0 反相器反相器反相器反相器转移特性转移特性转移特性转移特性( (续续续续2)2)10B区：区： Vtn Vi VddNMOS饱和导通，饱和导通，等效为电流源等效为电流源NMOS平方率平方率跨导因子跨导因子PMOS平方率平方率跨导因子跨导因子 PMOS等效为等效为非线性电阻非线性电阻在在Idsn的驱动下，的驱动下，Vdsn自自Vdd下降下降, |Vdsp|自自0V开始上升。开始上升。反相器转移特性反相器转移特性反相器转移特性反相器转移特性( (续续续续3)3)11C区：区： Vi VddNMOS导通，处于饱和区；导通，处于饱和区；PMOS也导通，也导通， 处于饱和区；处于饱和区；均等效于一个电流源。均等效于一个电流源。反相器转移特性反相器转移特性反相器转移特性反相器转移特性( (续续续续4)4) n/ p对转移特性的影响移特性的影响12反相器转移特性反相器转移特性反相器转移特性反相器转移特性( (续续续续5)5)13D区：区： Vdd/2 Vi Vdd/2 +Vtp与与B区区情情况况相相反反，PMOS导导通通，处于饱和区，等效一个电流源处于饱和区，等效一个电流源：NMOS强导通，等效于非线性电阻强导通，等效于非线性电阻反相器转移特性反相器转移特性反相器转移特性反相器转移特性( (续续续续6)6)PMOS截止，截止，NMOS导通。通。Vdsn = 0|Vdsp| = VddIdsp = 0与与A区相反区相反14E区：区：Vi Vdd +Vtp反相器转移特性反相器转移特性反相器转移特性反相器转移特性( (续续续续7)7)15CMOS反相器的转移特性和稳态支路电流反相器的转移特性和稳态支路电流ABCDEVi0反相器转移特性反相器转移特性反相器转移特性反相器转移特性( (续续续续8)8)PMOS和和NMOS在在5个区域中的定性个区域中的定性导电特性。特性。 16ABCDEPMOSon+on+on+onoffNMOSoffonon+on+on+对于数字信号，对于数字信号，CMOS反相器静态时，工作在反相器静态时，工作在A区区 或或E区区Vi = 0 (I = 0)Vo = Vdd( O = 1 )Vi = Vdd (I = 1)Vo = 0 ( O = 0 )状态转换时：状态转换时：(I = 0) (I = 1) (I =1) (I = 0) Is-s= 0 Pdc= 0Is-s 0Ptr 0CMOSCMOS反相器的瞬态特性反相器的瞬态特性反相器的瞬态特性反相器的瞬态特性 研研究究瞬瞬态特特性性必必须考考虑负载电容容（下下一一级门的的输入入电容容）的的影响。影响。 脉冲信号参数定脉冲信号参数定义上升上升时间tr Vo=10%VomaxVo=90%Vomax下降下降时间tf Vo=90%VomaxVo=10%Vomax 延延迟时间td Vi=50%VimaxVo=50%Vomax 17NMOS和和PMOS源、漏极源、漏极间电压的的变化化过程程为：Vdsn：0Vdd|Vdsp|：Vdd0 ，即，即 123原点原点18CMOSCMOS反相器的瞬态特性反相器的瞬态特性反相器的瞬态特性反相器的瞬态特性( (续续续续1)1)Vi从从1到到0 CL充电充电 考考虑到到上上拉拉管管导通通时先先为饱和和状状态而而后后为非非饱和和状状态，输出脉冲上升出脉冲上升时间可分可分为两段来两段来计算。算。19CMOSCMOS反相器的瞬态特性反相器的瞬态特性反相器的瞬态特性反相器的瞬态特性( (续续续续2)2)Vo VO CL被充电被充电 VO上升上升 Vomax= V -Vtn若若Vi V -Vtn Vgs VO CL充电充电 VO上升上升 VO= ViVi VO CL放电放电 VO下降下降 VO= VOmin= Vtp =0 VO(t)= max(Vi， Vtp)2 ) = 1 (V = Vdd)， PMOS不通，不通， VO和和O保持不保持不变， 即即 VO(t)=VO O=O =1 V VO O= V= VO OPMOSPMOS传输门传输门传输门传输门( (续续续续) )1.PMOS传输门用作开关用作开关传输逻辑信号信号时传输传输“1”逻辑，逻辑， 将是理想的。将是理想的。传输传输“0”逻辑，逻辑， 不是理想的。因为电平是蜕化的，不是理想的。因为电平是蜕化的， 即即Vi=0， Vomin= Vtp. PMOS放电放不到底！放电放不到底！2.PMOS 传输门也是由也是由 控制的控制的. - =0， MOS导通，导通， 传输信号传输信号- =1， MOS截止，截止， VO= VO -PMOS 传输门也是一种记忆元件，传输门也是一种记忆元件， 可构成时序逻辑可构成时序逻辑PMOSPMOS传输门传输门传输门传输门( (续续续续) )PMOS传输门特性传输门特性VOVddVO|VTp|V Vi00VddVddO1O0 I0011PMOS传输门的基本特性为：传输门的基本特性为：在在 的控制下，传送的控制下，传送I = 0 O = I = 1 O = O CMOSCMOS传输门传输门将将NMOS传输门和和PMOS传输门的的优缺缺点点加加以以互互补， 得到特性得到特性优良的良的CMOS传输门P-gateN-gate =0， NMOS和和PMOS都不导通，都不导通，VO(t)= VO(t-Tp)不传输信号不传输信号 =1， NMOS和和PMOS导通，导通， 有两条通路有两条通路若若I=0， 则则NMOS通路更有效通路更有效 CL可以放电放到可以放电放到 0若若I=1， 则则PMOS通路更有效通路更有效 CL可以充电充到可以充电充到 1这样，输出电平要么是这样，输出电平要么是0，要么是，要么是1(Vdd)，没有电平蜕化，可，没有电平蜕化，可理想地实现信号传送。理想地实现信号传送。43 / 78传输传输传输传输门的连接门的连接门的连接门的连接传输门的的连接方式主要有接方式主要有：串：串联、并、并联、串并、串并联通通过适当的适当的连接可以接可以实现特定的特定的逻辑关系。关系。串联串联 1 2VO00VO01VO10VO11Min(Va，V 2-VTn)两个两个NMOS传输门的控制信号分别是传输门的控制信号分别是 1与与 2Va是连接点是连接点a上的电压。上的电压。当两个管子都导通时，最后输出电压当两个管子都导通时，最后输出电压VO应当是应当是Va与与(V 2 VTn)之间的最小值。之间的最小值。Va是前级的输出电压，应当是是前级的输出电压，应当是Vi与与(V 1 VTn)之间的最小值。之间的最小值。VO = min( Va，V 2 VTn) = minmin(Vi，V 1 VTn)，(V 2 VTn) = minVi，V 1 VTn，V 2 VTn传输门串联传输门串联传输门串联传输门串联传输门串联传输门串联传输门串联传输门串联( (续续续续) ) 1 = 0 V 1 = 0 2 = 0 V 2 = 0 1 = 1 V 1 = Vdd 2 = 1 V 2 = Vdd I = 0 Vi = 0 I = 1 Vi = Vdd-VTnVOVdd-VTnVOVOVO0VOVOV 2 V 2000VddVddVddVdd0Vi0VddOO0OOO1O 2 200011110I01传输门串联传输门串联传输门串联传输门串联( (续续续续) )1) 控制信号控制信号 1与与 2的作用是以的作用是以联合形式出合形式出现的。的。若若 1 2 = 0 ，总有一个开关不导通，输出就保持在前一个，总有一个开关不导通，输出就保持在前一个状态之值，状态之值，VO= VO。若若 1 2 = 1，则两个开关都导通，可以传输数据，则两个开关都导通，可以传输数据2) 传输“0”逻辑是理想的，但是理想的，但传输“1”逻辑则产生生电平平蜕化。化。 其其蜕 化程度化程度为 min( V 1 VTn，V 2 VTn )。3） 输入入I与与输出出O之之间的关系的关系为，O = 1 2( I ) 1 2 = 1 O = I 1 2 = 0 O = O 4） 推广到任意推广到任意k个个传输门串串联，有，有O = 1 2 k( I ) 但但电平平蜕化更化更严重。重。传输门并联传输门并联传输门并联传输门并联V 1V 2VO00VO0VddMin(Vi2 ,V 2VTn)Vdd0Min(Vi1 ,V 1VTn)VddVdd?当当 1 2 = 1时，电路是冲突的。因为这时两个传输门都把时，电路是冲突的。因为这时两个传输门都把各自的输入信号传输给共同的输出。各自的输入信号传输给共同的输出。如果两路输入状态相同，且电压值也相等，如果两路输入状态相同，且电压值也相等，Vi1 = Vi2，则，则这类传输仍是许可的。但若两路输入的状态不同，电压值这类传输仍是许可的。但若两路输入的状态不同，电压值不等，且若两个不等，且若两个MOS开关也很理想，则电路就矛盾。开关也很理想，则电路就矛盾。传输门并联传输门并联传输门并联传输门并联( (续续续续) )VO00 00VOVddVTn0VOVddVTnVddVTnVddVTnVO0VddVTnV 1 V 2Vi1 Vi20 00 VddVdd VddVdd 00 00 VddVdd VddVdd 00001011101 1 2I1 I200011 11 000011110不出现冲突情况下，实现与或逻辑。不出现冲突情况下，实现与或逻辑。使能信号使能信号 1 2均为均为0，输出为高阻。，输出为高阻。传输门并联传输门并联传输门并联传输门并联( (续续续续) )从从传输的角度出的角度出发，逻辑关系表示关系表示为： O = 1( I1 ) + 2( I2 ) 即，在即，在 1控制下控制下传输I1，而在，而在 2控制下控制下传输I2，二者，二者发生生线或。或。传输门并并联可推广到任意可推广到任意k个个NMOS传输门的并的并联： O = 1( I1 ) + 2( I2 ) + + k( Ik ) 需要注意的是，需要注意的是，传输门并并联，必，必须保保证各个各个输入的入的逻辑电平一致，否平一致，否则，将会出，将会出现冲突，需要外冲突，需要外电路来路来强制制输入入电平平趋于一致。于一致。传输门串并联传输门串并联传输门串并联传输门串并联串并联是传输门网络的最基本形式串并联是传输门网络的最基本形式O = 1 3 ( I1 ) + 2 4( I2 ) + 1 2 ( I3 ) + 3 4 ( I4 )对一个复杂的传输门网络，上式可写为，对一个复杂的传输门网络，上式可写为，O = P1( I1 ) + P2( I2 ) + + Pk( Ik )式中式中Pk是第是第k路的各控制变量的逻辑乘积路的各控制变量的逻辑乘积由传输门构成开关由传输门构成开关由传输门构成开关由传输门构成开关逻辑逻辑逻辑逻辑 51开关逻辑与或门开关逻辑与或门 传输传输门符号门符号异或和异或非门电路异或和异或非门电路异或和异或非门电路异或和异或非门电路 52异或异或异或非异或非B线或电路线或电路线或电路线或电路53要实现线或，两个信号必须只能有一个信号有效，另一个为高阻态要实现线或，两个信号必须只能有一个信号有效，另一个为高阻态CMOSCMOS传输门版图实现传输门版图实现传输门版图实现传输门版图实现 54三态门三态门三态门三态门 55三态门版图三态门版图三态门版图三态门版图 56驱动驱动驱动驱动电路及其版图电路及其版图电路及其版图电路及其版图 57多个管子并联使用多个管子并联使用增大输出驱动能力增大输出驱动能力第九章第九章第九章第九章 数字集成电路基本单元与版图数字集成电路基本单元与版图数字集成电路基本单元与版图数字集成电路基本单元与版图9.1 TTL基本基本电路路 9.2 CMOS基本基本门电路及版路及版图实现9.3 数字数字电路路标准准单元元库设计 9.4 焊盘输入入输出出单元元 9.5 了解了解CMOS存存储器器 589.3 9.3 数字电路标准单元库设计数字电路标准单元库设计数字电路标准单元库设计数字电路标准单元库设计 59标准单元设计流程图标准单元设计流程图 库单元设计库单元设计库单元设计库单元设计 标准准单元元库中的中的单元元电路是多路是多样化的，通常包含上百种化的，通常包含上百种单元元电路，每种路，每种单元的描述内容都包括：元的描述内容都包括： （1）逻辑功能；功能； （2）电路路结构与构与电学参数；学参数； （3）版）版图与与对外外连接端口的位置；接端口的位置； 对于于标准准单元元设计EDA系系统而言，而言，标准准单元元库应包含以包含以下三个方面的内容：下三个方面的内容： （1）逻辑单元符号元符号库与功能与功能单元元库； （2）拓扑）拓扑单元元库； （3）版）版图单元元库。60库单元设计库单元设计库单元设计库单元设计 例例例例61简单反相器简单反相器第九章第九章第九章第九章 数字集成电路基本单元与版图数字集成电路基本单元与版图数字集成电路基本单元与版图数字集成电路基本单元与版图9.1 TTL基本基本电路路 9.2 CMOS基本基本门电路及版路及版图实现9.3 数字数字电路路标准准单元元库设计 9.4 焊盘输入入输出出单元元 9.5 了解了解CMOS存存储器器 629.4 9.4 焊盘输入输出单元焊盘输入输出单元焊盘输入输出单元焊盘输入输出单元 63输入单元输入单元主要承担对内部电路的保护主要承担对内部电路的保护一般认为外部信号的驱动能力足够大，输入单元不必具备一般认为外部信号的驱动能力足够大，输入单元不必具备再驱动功能。因此，输入单元的结构主要是输入保护电路。再驱动功能。因此，输入单元的结构主要是输入保护电路。为防止器件被击穿，必须为这些电荷提供为防止器件被击穿，必须为这些电荷提供“泄放通路泄放通路”，这就是输入保护电路。输入保护分为单二极管、电阻结构和双这就是输入保护电路。输入保护分为单二极管、电阻结构和双二极管、电阻结构。二极管、电阻结构。 输入单元例输入单元例输入单元例输入单元例64单二极管、电阻电路单二极管、电阻电路 双二极管、电阻保护电路双二极管、电阻保护电路 9.4.2 9.4.2 输出单元输出单元输出单元输出单元 A. 反相反相输出出I/OPAD 顾名思名思义，反相，反相输出就是内部信号出就是内部信号经反相后反相后输出。出。这个个反相器除了完成反相的功能外，另一个主要作用是提供一定反相器除了完成反相的功能外，另一个主要作用是提供一定的的驱动能力。能力。图9.37是一种是一种p阱硅阱硅栅CMOS结构的反相构的反相输出出单元，由版元，由版图可可见构造反相器的构造反相器的NMOS管和管和PMOS管的尺寸比管的尺寸比较大，因此具有大，因此具有较大的大的驱动能力。能力。65输出单元输出单元输出单元输出单元 例例例例p阱硅阱硅栅CMOS反相反相输出出I/OPAD 66输出单元输出单元输出单元输出单元 例例例例去去铝后的反相器版后的反相器版图 67输出单元输出单元输出单元输出单元 ( (续续续续) )大尺寸大尺寸NMOS管版管版图结构和剖面构和剖面68输出单元输出单元输出单元输出单元 ( (续续续续) )反相器反相器链驱动结构构假假设反相器的反相器的输入入电容等于容等于Cg，则当它当它驱动一个一个输入入电容容为fCg的反相器达到相同的的反相器达到相同的电压值所需的所需的时间为f。如果。如果负载电容容CL和和Cg的的CL/Cg = Y时，则直接用内部反相器直接用内部反相器驱动该负载电容所容所产生的生的总延延迟时间为ttol = Y。如果采用反相器如果采用反相器链的的驱动结构，器件的尺寸逐构，器件的尺寸逐级放大放大f倍，倍，则每一每一级所需的所需的时间都是都是f ，N级反相器需要的反相器需要的总时间是是Nf。由于每一。由于每一级的的驱动能力放大能力放大f倍，倍，N级反相器的反相器的驱动能力就放大了能力就放大了f N倍，所以倍，所以f NY。对此式两此式两边取取对数，得：数，得：N=lnY/lnf反相器反相器链的的总延延迟时间ttol =N*f*=( (f f/ln/lnf f)*)*lnY 69输出单元输出单元输出单元输出单元 ( (续续续续) )直接直接驱动和反相器和反相器链驱动负载时的延的延迟时间曲曲线 70输出单元输出单元输出单元输出单元 ( (续续续续) )B. 同相同相输出出I/OPAD 同相同相输出出实际上就是上就是“反相反相反相反相”，或采，或采用用类似于似于图9.40所示的偶数所示的偶数级的反相器的反相器链。为什么什么不直接从内部不直接从内部电路直接路直接输出呢？主要是出呢？主要是驱动能力能力问题。利用。利用链式式结构可以大大地减小内部构可以大大地减小内部负荷。荷。即内部即内部电路路驱动一个一个较小尺寸的反相器，小尺寸的反相器，这个反个反相器再相器再驱动大的反相器，在同大的反相器，在同样的内部的内部电路路驱动能力下才能能力下才能获得得较大的外部大的外部驱动。71输出单元输出单元输出单元输出单元 ( (续续续续) )C. 三三态输出出I/OPAD所所谓三三态输出是指出是指单元除了可以元除了可以输出出“0”，“1”逻辑外，外，还可高阻可高阻输出，即出，即单元具有三种元具有三种输出状出状态。同。同样，三，三态输出的正常出的正常逻辑信号也可分信号也可分为反相反相输出和同相出和同相输出。出。图9.42是一个同相三是一个同相三态输出的出的电路路单元的元的结构构图。同相三同相三态输出出单元元电路路结构构 72输出单元输出单元输出单元输出单元 ( (续续续续) )同相三同相三态输出出单元版元版图 73输出单元输出单元输出单元输出单元 ( (续续续续) )D. 漏极开路漏极开路输出出单元元漏极开路漏极开路结构构实现的的线逻辑749.4.3 9.4.3 输入输出双向三态单元（输入输出双向三态单元（输入输出双向三态单元（输入输出双向三态单元（I/O PADI/O PAD）在在许多多应用用场合，需要某些数据端同合，需要某些数据端同时具有具有输入、入、输出的出的功能，或者功能，或者还要求要求单元具有高阻状元具有高阻状态。在。在总线结构的构的电子子系系统中使用的集成中使用的集成电路常常要求路常常要求这种种I/OPAD。 输入、入、输出双向三出双向三态单元元电路原理路原理图 75第九章第九章第九章第九章 数字集成电路基本单元与版图数字集成电路基本单元与版图数字集成电路基本单元与版图数字集成电路基本单元与版图9.1 TTL基本基本电路路 9.2 CMOS基本基本门电路及版路及版图实现9.3 数字数字电路路标准准单元元库设计 9.4 焊盘输入入输出出单元元 9.5 了解了解CMOS存存储器器 769.5 9.5 了解了解了解了解CMOSCMOS存储器存储器存储器存储器 77存储单元的等效电路存储单元的等效电路存储单元的等效电路存储单元的等效电路 789.5.19.5.1动态随机存储器（动态随机存储器（动态随机存储器（动态随机存储器（DRAMDRAM） A. DRAM单元的元的历史演史演变过程程(a)含两个存含两个存储节点的四晶体管点的四晶体管DRAM单元；元；(b)含两条位含两条位线和两条字和两条字线的三的三晶体管晶体管DRAM单元；元；(c)含两条位含两条位线和一条字和一条字线的双晶体管的双晶体管DRAM单元；元；(d)含一条位含一条位线和一条字和一条字线的的单晶体管晶体管DRAM单元元79三晶体管三晶体管三晶体管三晶体管DRAMDRAM单元的工作原理单元的工作原理单元的工作原理单元的工作原理80字线上通过预充字线上通过预充电电路将电容电电路将电容C2和和C3充电到充电到VDD字线电容比存储字线电容比存储电容电容C1要大很多要大很多工作原理工作原理工作原理工作原理( (续）续）续）续）在写在写“l”时序中，时序中，VT1接通，电容接通，电容Cl和和C2的电荷共享的电荷共享 在读取在读取“l”过程中，过程中，VT3选通，列电容选通，列电容C3通过晶体管通过晶体管VT2和和VT3进行放电进行放电 81工作原理工作原理工作原理工作原理( (续）续）续）续）在写在写0时序过程中时序过程中C1和和C2通过通过VT1和数据写入晶体和数据写入晶体管放电管放电 在读取在读取0过程中列电容过程中列电容C3不放电不放电 82工作原理工作原理工作原理工作原理( (续）续）续）续）对三晶体管对三晶体管DRAM单元进单元进行四个连续操作：写入行四个连续操作：写入“l”，读取，读取“1”，写入，写入“0”和读取和读取“0”时的典时的典型电压波形型电压波形 在预充电周期电流通过在预充电周期电流通过VTl和和VT2开始对列电容开始对列电容C2和和C3进行充电进行充电 83单晶体管单晶体管单晶体管单晶体管DRAMDRAM单元的工作过程单元的工作过程单元的工作过程单元的工作过程 带选取取线路的典型路的典型单晶体管晶体管(1-T)DRAM单元；元；84单晶体管单晶体管单晶体管单晶体管DRAMDRAM单元的工作过程单元的工作过程单元的工作过程单元的工作过程85带控制电路的单晶体管带控制电路的单晶体管DRAM单元阵列的存储结构单元阵列的存储结构9.5.2 9.5.2 静态随机存储器（静态随机存储器（静态随机存储器（静态随机存储器（SRAMSRAM）86CMOS SRAMCMOS SRAM单元的电路拓扑结构单元的电路拓扑结构单元的电路拓扑结构单元的电路拓扑结构 879.5.3 9.5.3 闪存闪存闪存闪存闪存存单元由一个元由一个带浮浮栅的晶体管的晶体管(1967)构成，构成，该晶体管的晶体管的阈值电压可通可通过在其在其栅极上施加极上施加电场而被反复改而被反复改变(编程程)。 闪存存存存储器器(1984)的数据的数据编程及擦除方法程及擦除方法(a)热电子注入法热电子注入法 (b) Fowler-Nordheim隧穿法隧穿法 88闪存单元的等效耦合电容电路闪存单元的等效耦合电容电路闪存单元的等效耦合电容电路闪存单元的等效耦合电容电路 当当给给控控制制栅栅极极和和漏漏极极加加电电压压(VCG和和VD)时时，浮浮栅栅的的电电压压(VFG)可以用耦合电容表示为：可以用耦合电容表示为：QFG为为存存储储在在浮浮栅栅中中的的电电荷荷，Ctotal为为总总电电容容，CFC为为浮浮栅栅和和控控制制栅栅之之间间的的电电容容，CFS，CFB和和CFD是是浮浮栅栅和和源源极极、浮浮栅栅和和本本体体、浮浮栅栅和和漏漏极极之之间间的的电电容容，VCG和和VD分分别别为为控控制制栅栅和和漏漏极极的的电电压。压。 89闪存单元的等效耦合电容电路（续）闪存单元的等效耦合电容电路（续）闪存单元的等效耦合电容电路（续）闪存单元的等效耦合电容电路（续）用用VT (FG)代替式代替式(9.26)中的中的VFG并整理可得到并整理可得到导通控制通控制栅晶体管的最小控制晶体管的最小控制栅极极电压(VCG)如下：如下： 其中，其中，VT (FG)为导通浮通浮栅晶体管的晶体管的阈值电压。同。同样，两种，两种数据存数据存储状状态(“0”和和“l”)的的阈值电压差可表示差可表示为：90控制栅压具有低和高阈值电压的闪存单元的控制栅压具有低和高阈值电压的闪存单元的控制栅压具有低和高阈值电压的闪存单元的控制栅压具有低和高阈值电压的闪存单元的I-VI-V特性曲线特性曲线特性曲线特性曲线 91思考题思考题思考题思考题1画出画出CMOS标准反相器的准反相器的电路路图和版和版图。2画出二画出二输入入CMOS与非与非门和或非和或非门的的电路路图和版和版图。3负载为大尺寸器件大尺寸器件时，如何考，如何考虑前前级电路的路的驱动能力能力？4列出列出CMOS存存储器的分器的分类和各自的特点。和各自的特点。92