BasicflowBasicflow中最终版中最终版21-课程目标课程目标学完这个单元后，你应该能够掌握学完这个单元后，你应该能够掌握：n创建一个创建一个MilkywayMilkyway库来容纳你的设计库来容纳你的设计n在启动在启动IC CompilerIC Compiler时会读入所有必要的文件时会读入所有必要的文件, ,学会解学会解决常见的错误和警告决常见的错误和警告n时序分析和优化的设置时序分析和优化的设置n能在能在IC CompilerIC Compiler进行布局、时钟树综合和布线的基本进行布局、时钟树综合和布线的基本流程流程31-Unit Roadmap数据建立数据建立 读入门级网表和时序约束读入门级网表和时序约束 设置时序库设置时序库 建立建立MilkywayMilkyway库库 进行平面规划进行平面规划基本流程：基本流程： 布局布局 时钟树综合时钟树综合 布线布线 分析分析建立时序和建立时序和RCRC模型模型 时序变量时序变量 RCRC和和TLU+TLU+模式模式 延迟计算延迟计算41-General IC Compiler FlowSynthesisUnit 1Unit 3Unit 4Unit 5Unit 6Unit 2Design SetupDesign Planningplace_optclock_optroute_optChip FinishingIC CompilerIC Compiler51-布局布局, CTS, 布线及优化布线及优化IPICCompiler门级网表门级网表平面规划平面规划布局、时钟树综布局、时钟树综合、布线及优化合、布线及优化61-工艺文件工艺文件TLU +TLU +模型模型IOIO放置文件放置文件(tdf)(tdf)综合后网表综合后网表时序约束文件时序约束文件SDCSDC1.1.IO pads IO pads 放置放置2.2.Chip/core Chip/core 边界边界3.3.Cell rows, wire tracks Cell rows, wire tracks 建立建立4.4.宏单元放置宏单元放置输出输出place_optclock_optroute_optChip finishing and DFMPower plan1.标准单元放置2.创建时钟树3.完成时钟和信号线布线输出输出FloorplanIC Compiler 数据流程数据流程DEFMWDesign Planning71-Unit Flow: From Setup to OutputLogical Data SetupPhysical Data Setupplace_optclock_optroute_optAnalysisOutput81-逻辑数据逻辑数据Gate-Level Netlist(s)Logical Libraries.dblinkcheck_timingcreate_clockperiod10.set_input_delaymax1.2.set_output_delaymax2.5.set_driving_cell.Logical (Timing) Constraints Logical Data Physical Data place_optclock_optroute_opt Analysis OutputLogical Data91-读入综合后的门级网表读入综合后的门级网表nIC CompilerIC Compiler能够打开能够打开Design Design CompilerCompiler生成的生成的MilkywayMilkyway数据数据n或是或是Design CompilerDesign Compiler支持的其它格支持的其它格式式n可以读入一个或多个文件可以读入一个或多个文件read_ddcread_verilogread_vhdlread_verilogfile1.vfile2.vMilkyway and DDC can also contain design attributes!101-MY_TOP_DESIGN不允许相同的例化名不允许相同的例化名nIC CompilerIC Compiler不支持非唯一的设计，例如，一个设计的多不支持非唯一的设计，例如，一个设计的多个例化具有相同名字！个例化具有相同名字！n当读入一个非唯一例化的设计，你的当读入一个非唯一例化的设计，你的ICCICC脚本的第一个命脚本的第一个命令应该是令应该是: :current_designMY_TOP_DESIGNuniquifyPARSERPARSER1PARSER2PARSER3111-逻辑库（逻辑库（.db)n为所有标准单元为所有标准单元(and, or, flipflop, (and, or, flipflop, ) )提供时序和功能信息提供时序和功能信息n为硬件宏单元为硬件宏单元(IP, ROM, RAM, (IP, ROM, RAM, ) )提供时提供时序信息序信息n定义驱动定义驱动/ /负载设计规则：负载设计规则：l 最大扇出和跳变最大扇出和跳变l 最大最大/ /最小电容最小电容n进行如下指定：进行如下指定：Logical Libraries.dbsetlink_library*gates.dbio.dbrams.db“*” = Search all designs in memory要确定所用到的单元包含正确的db!121-CCS Library SupportnIC CompilerIC Compiler支持支持NLDMNLDM和和CCS CCS (Composite Current Source)(Composite Current Source)库库l基于基于CCSCCS模型具有更加准确的时序、噪模型具有更加准确的时序、噪声，功耗模型声，功耗模型u更精确的连线阻抗更精确的连线阻抗u密勒效应密勒效应u动态的动态的IRIR压降压降u多电压阀多电压阀u温度逆增温度逆增lNLDMNLDM模型对于模型对于9090纳米及以下是不够精纳米及以下是不够精确的，在确的，在9090纳米及以下要用纳米及以下要用CCS CCS 模型模型131-CCS Supported Throughout GalaxyToolsTimingNoisePowerNanoCharPrimeTimeIC CompilerDesign Compilern/aCCS SupportCCS SupportMilkywayMilkywaySignoffSignoffDesign Design CompilerCompilerIC IC CompilerCompilerGalaxyGalaxy141-IC Compiler 如何查找文件如何查找文件?n默认情况下，你必须定义所有文件的路径（不管是相对默认情况下，你必须定义所有文件的路径（不管是相对还是绝对）还是绝对）n你可以指定到哪些路径下寻找文件：你可以指定到哪些路径下寻找文件：n以上路径供以上路径供IC CompilerIC Compiler用来读入或者找到文件用来读入或者找到文件lappendsearch_path./design_data./scriptslappendsearch_pathglob$MW_libs/*/LM151-目标库目标库n与与link_library link_library 和和search_pathsearch_path变量一样，你需变量一样，你需要定义用于映射和逻辑优化的逻辑库：要定义用于映射和逻辑优化的逻辑库：n默许情况，默许情况，target_librarytarget_library只指向标准单元库只指向标准单元库settarget_librarygates.db161-*逻辑参考库逻辑参考库n门级网表包含标准单元和宏单元的例化，标准单元门级网表包含标准单元和宏单元的例化，标准单元和宏单元的时序信息被存放在逻辑参考库里和宏单元的时序信息被存放在逻辑参考库里nLinkLink命令将确保把所有例化单元的逻辑参考库都能命令将确保把所有例化单元的逻辑参考库都能找到找到linkrisc_corenand nor inv ffsdram_ifGate-Level Netlist(s)mem.dbgates.dbip.dbpci_corelink_library171-Shortcutsimport_designsorca.v-formatverilog-topORCA_TOPReplaces:read_verilognetlistorca.vcurrent_designORCA_TOPuniquifylinksave_mw_celasORCA_TOPFormat can be verilog, db, ddc181-时序约束时序约束n“时序约束时序约束”是用来把对设计的时序要求传达给是用来把对设计的时序要求传达给IC CompilerIC Compilern应与逻辑综合用的是同一个时序约束文件应与逻辑综合用的是同一个时序约束文件（SDCSDC）create_clockperiod10get_portsclkset_input_delay4clockclkget_portssd_DQ*set_output_delay5clockclkget_portssd_LDset_load0.2get_portspdevsel_nset_driving_celllib_cellbuf5get_portspdevsel_n.read_sdctiming_constraints.sdcSDC = Synopsys Design Constraints191-约束管理约束管理remove_sdcRemoves all SDC constraintsremove_ideal_network-allRemoves ideal_network attributes, latencies and transitionsremove_annotationsRemoves all annotated delays, transition, resistance, capacitance, checksTo remove all settings:reset_designRemoves all optimization attributes (dont_touch, size_only) and all constraints.201-时序检查时序检查n在在PRPR之前，必须确保设计是被完全约束的之前，必须确保设计是被完全约束的n对于没有被时序约束的路径，对于没有被时序约束的路径，IC CompilerIC Compiler将不会对其进将不会对其进行优化行优化n对于缺少外部负载和驱动特性的约束，不进行检查！对于缺少外部负载和驱动特性的约束，不进行检查！check_timing!211-ncheck_timingcheck_timing报告所有没被约束的路径报告所有没被约束的路径n错误的路径同样被认为是没有被约束的错误的路径同样被认为是没有被约束的n下面命令是用来验证没有被约束的路径是不是下面命令是用来验证没有被约束的路径是不是OKOKl报告设计中设置的错误路径报告设计中设置的错误路径l将这些路径和将这些路径和check_timingcheck_timing报告的路径做比较报告的路径做比较report_timing_requirementscheck_timing: False Paths221-Physical Datacheck_physical_constraintsConstrained andlinked designPhysicalReference Libraries(Milkyway)FloorplanIP Logical Data Physical Data place_optclock_optroute_opt Analysis OutputPhysical Data231-Physical Librariesn 包含标准单元和宏模块包含标准单元和宏模块布局所必需的物理信息布局所必需的物理信息n定义布局的定义布局的unit tileunit tile单单元拼接元拼接reference point(typically 0,0)Dimension“bounding box”Pins (direction, layer and shape)VDDGNDABYNAND_1BlockageSymmetry(X, Y, or 90)FAbstract ViewFFBUFINVNORunit tile(site)Reference Libraries(Milkyway)241-Milkyway 参考库参考库标准单元信息储存在标准单元信息储存在 “视图视图”，例如：，例如： nCEL:CEL:完整的版图视图完整的版图视图nFRAM:FRAM:用于布局布线的抽象视图用于布局布线的抽象视图nLM: LM: 带时序和功耗信息的逻辑模型带时序和功耗信息的逻辑模型 (optional*)(optional*)CEL/FRAM/and2a1and2a2 .xor3a27and2a1and2a2 .xor3a27VENDOR_XYZ_std_cell_90nmUsed for P&Rlib_max.dblib_min.db .LM/251-工艺文件工艺文件 (.tf file)n工艺文件对每一种工艺都是唯一的工艺文件对每一种工艺都是唯一的n包含金属层的技术参数包含金属层的技术参数: : l每个金属层每个金属层/ /过孔的层号和命名过孔的层号和命名l介电常数介电常数l每个金属层每个金属层/ /过孔的物理和电气特性过孔的物理和电气特性l每个金属层每个金属层/ /过孔的设计规则（最小线宽和最小线间过孔的设计规则（最小线宽和最小线间距度等）距度等） l各种电量的各种电量的单位和精度单位和精度l要显示层的颜色和模式要显示层的颜色和模式l261-Example of a Technology File Technologydielectric=3.7unitTimeName=nstimePrecision=1000unitLengthName=micronlengthPrecision=1000gridResolution=5unitVoltageName=v.Layerm1layerNumber=16maskName=metal1pitch=0.56defaultWidth=0.23minWidth=0.23minSpacing=0.23.abc_6m.tf271-指定参考库指定参考库通过创建一个设计库通过创建一个设计库！怎样指定物理参考库和技术文件呢？怎样指定物理参考库和技术文件呢？create_mw_libdesign_lib_orca-technologytechfile.tf-mw_reference_library“sc io ram32”-openNow you are ready to apply the floorplan281-Applying the FloorplanRAMSite ArraysArray of placement sitesClusterHard BoundaryKeepouts &PG netsPort LocationsSignal I/OFixed CellsExample: RAM placementread_defmy_floorplan.defallow_physicalAllows physical-only objects like PG nets.291-Copying the Floorplan from another MW Cell如果一个设计已经在如果一个设计已经在IC Compiler or JupiterXTIC Compiler or JupiterXT平平面规划过，再读入相同设计的新网表，这一步是很面规划过，再读入相同设计的新网表，这一步是很有用的有用的Cell_ACell_Bcopy_floorplanExisting un-floorplanned cell301-Opening a MW Design from JupiterXTlappendsearch_path./dbsetlink_library*gates.dbrams.dbsettarget_librarygates.dbopen_mw_libmy_jxt_lib.mwopen_mw_celfloorplannedset_tlu_plus_files.;explained laterremove_sdcread_sdcmydesign.sdcplace_optclock_optroute_optsave_mw_cel-asroutedApply your timing constraints for P&R.311-检查物理约束检查物理约束n检查库和平面规划检查库和平面规划: :l物理库物理库逻辑库不一致逻辑库不一致lCoreCore中放置单元的面积够不够中放置单元的面积够不够l狭窄布局区域的警告狭窄布局区域的警告l报告物理单元的数目、已用的报告物理单元的数目、已用的sitessites和总利用和总利用率率lRCRC参数参数l可以通过可以通过man pageman page查看更多细节查看更多细节check_physical_constraints321-n建立设计这一步做完，要保存建立设计这一步做完，要保存MilkywayMilkyway设计单元设计单元n默认情况下，默认情况下，link_library, search_path, link_library, search_path, target_library and TLU+ settingstarget_library and TLU+ settings都会保存在都会保存在CELCEL里里l如果库文件要移到其他地方，必须要重新设置如果库文件要移到其他地方，必须要重新设置n当你重新打开当你重新打开CELCEL，默认情况下储存的设置是不会被用除，默认情况下储存的设置是不会被用除非这样设置非这样设置: :setauto_restore_mw_cel_lib_setuptrueopen_mw_celorca_initsave_mw_celasorca_init保存和导入设计单元保存和导入设计单元331-设计库设计库Design Librarydesign_lib_orcaTechnology Fileabc_6m.tfMWStandard cellsMWMacro cellsMWPadcellssc.dbio.dborca_initorca.vorca.sdcorca.defContainer for all data!link_librarytarget_librarysettingsTLU+ RC modelsmore later341-UNIX Structure of a Design Milkyway Database./design_lib_orca/CEL/Database T.O.C, technology data etc.orca_init:1Saved CellMW Design Libraryliblib_1lib_bck351-UNIX Manipulation of a Milkyway DatabaseUNIX% cd CELUNIX% rm ORCA_placedUNIX% cp Joes_Lib/ORCA_placed .STOP./design_lib_orca/CEL/ORCA_initORCA_floorplannedORCA_placedORCA_ctsORCA_routedliblib_1lib_bckT.O.C. Corrupted!361-Test for Understanding1.List the 2 variables that need to be set up to successfully read all design files!2.What is the difference between the link_library and the target_library?3.IC Compiler requires a chip-level floorplan including IO PADs. True / False4.A floorplan must always be input to IC Compiler by reading a DEF file. True / False5.Which of the following is not recommended?a.lappendsearch_pathmy_pathb.setsearch_pathmy_pathc.setsearch_path$search_pathmy_path371-SummaryGate-Level NetlistLogical Library.dbLogical Constraints.sdcread_sdcread_defcheck_timingcheck_physical_constraintsread_verilog/vhdl/ddcsetlink_library*sc.dbsettarget_librarysc.dbcreate_mw_libtechnologymw_reference_libraryICCompilerPhysical ConstraintsDEF or MW libraryReady for Place & RouteMW Reference Libraries+ tech fileOr: import_design381-IC Compiler Recommended Setup# load common settings & useful proceduressource./ref/icc_settings.tcllappendsearch_path./scripts./ref/sdb./ref/dbset symbol_library sc_icon.sdb io_icon.sdbsetlink_library*sc_max.dbio.dbram16x128_max.dbsettarget_librarysc_max.dbcreate_mw_libdesign_lib_orca-open-technologytechfile.tf-mw_reference_librarymw/scmw/iomw/ram32setmw_logic0_netVSSsetmw_logic1_netVDDimport_designsdesign.ddc-formatddc-topORCA_TOPread_defallow_physicaldesign.defsave_mw_celoverwrite# CEL saved as ORCA_TOPAll setup done first and stored in .synopsys_dc.setup391-.synopsys_dc.setup.synopsys_dc.setup.synopsys_dc.setup$SYNOPSYS/admin/setupuserICCstartupdirectoryUsers Specific Project SetupUsers General SetupStandardSetup IC Compiler 3个初始化文件个初始化文件 在在.synopsys_dc.setup.synopsys_dc.setup命令在工具打开时自动导入，命令在工具打开时自动导入，导入顺序为导入顺序为1 1、2 2、3 3，且，且3 3有最高的优先级有最高的优先级213401-布局阶段布局阶段在布局在布局& &优化之前优化之前: :n不要对设计单元过约束不要对设计单元过约束l约束要符合设计规范约束要符合设计规范n布局前先报告时序情况布局前先报告时序情况l采用忽略互联线影响来查找不合实际和不采用忽略互联线影响来查找不合实际和不正确的约束正确的约束set_zero_interconnect_delay_modetrueWarning: Timer is in zero interconnect delay mode. (TIM-177)report_constraintallreport_timingset_zero_interconnect_delay_modefalseInformation: Timer is not in zero interconnect delay mode. (TIM-176) Logical Data Physical Data place_optclock_optroute_opt Analysis Outputplace_opt411-布局和优化布局和优化place_opt反复执行布局和优化反复执行布局和优化. . DTDP: DTDP: 布局的首要目标是建立时间布局的首要目标是建立时间slackslack为正为正Logic moved closer together for shorter netsCells upsized for optimal drive/speed421-时钟树综合时钟树综合1.1.设置时钟树综合时选项设置时钟树综合时选项/ /例外例外 2.2.运行运行 clock_optclock_opt 命令命令l创建时钟树创建时钟树l执行增量的逻辑和布局优化执行增量的逻辑和布局优化l运行时钟树优化运行时钟树优化l对时钟网络进行布线对时钟网络进行布线通过设置，通过设置，clock_optclock_opt还能进行还能进行l修复修复hold timehold time违规违规l执行内部时钟平衡执行内部时钟平衡 Logical Data Physical Data place_optclock_optroute_opt Analysis Outputclock_optclock_opt431-Routingn布线器进行布线器进行: :lGlobal RouteGlobal RoutelTrack AssignmentTrack AssignmentlDetailed RouteDetailed Route 然后执行大量的逻辑、布局、布然后执行大量的逻辑、布局、布线和串扰优化来产生最好的布线结线和串扰优化来产生最好的布线结果果 Logical Data Physical Data place_optclock_optroute_opt Analysis Outputroute_optroute_opt441-分析分析n检查执行检查执行place_opt place_opt 和和 route_optroute_opt命令后屏幕输出的设命令后屏幕输出的设计总结计总结: :l利用率利用率lWNS WNS Worst Negative Slack Worst Negative SlacklTNS TNS Total Negative Slack Total Negative Slackl单元放置的合法单元放置的合法l单元数量和面积单元数量和面积l设计规则违规设计规则违规n用用report_qorreport_qor命令命令: :l每个路径组每个路径组(clock group)(clock group) WNS/TNSWNS/TNSl其它统计信息其它统计信息 Logical Data Physical Data place_optclock_optroute_opt Analysis OutputAnalysis451-Analysis Detailsn产生更加详细的报告产生更加详细的报告l显示所有违规路径终点显示所有违规路径终点ureport_constraint report_constraint all_violatorsall_violatorsl详细显示建立时间最坏的那条路径详细显示建立时间最坏的那条路径ureport_timingreport_timingl报告物理设计统计信息报告物理设计统计信息 ( (如如. .利用率利用率) )ureport_design -physical report_design -physical l分析阻塞分析阻塞u阻塞图阻塞图 (GUI)(GUI)ureport_congestionreport_congestion461-n采用一致性的名字采用一致性的名字Imperative when exporting data Imperative when exporting data always! always!n在在 MilkywayMilkyway数据库中保存设计单元数据库中保存设计单元n保存保存 VerilogVerilog网表网表n仅保存平面规划信息仅保存平面规划信息change_nameshierarchyrulesverilogsave_mw_cel-asroutedwrite_def-outputfloorplan.defwrite_floorplanfloorplan.tclwrite -formatverilog-hierarchy-outputrouted.vOutput Logical Data Physical Data place_optclock_optroute_opt Analysis OutputOutput471-Example “run” Scriptlappendsearch_path./design_data./db./tlupsetlink_library*gates.dbrams.dbsettarget_librarygates.dbcreate_mw_libmy_lib.mwtechnologytech_file.tfmw_reference_librarymwlib/gatesmw_lib/rams“-openimport_designsmy_design.v-formatverilog-topMYDESIGNset_tlu_plus_files-max_tluplusabc_max.tlup-min_tluplusabc_min.tlup-tech2itf_mapabc.map; explained laterread_sdcmy_design.sdccheck_timingread_def-allow_physicalmy_design.defcheck_physical_constraintsplace_optclock_optroute_optsave_mw_cel-asroutedUNIX$icc_shellfrun.tcl|teemyrun.logrun.tcl481-Local Disk Space Usagen在在IC CompilerIC Compiler进行版图设计流程时进行版图设计流程时, , 要求足够的磁盘空要求足够的磁盘空间去存储数据，例如间去存储数据，例如: :n上面表显示通过每个步骤要求的磁盘空间增加，因此完上面表显示通过每个步骤要求的磁盘空间增加，因此完成成150K150K门的设计门的设计, , 需要需要 56 + 62 + 120 = 238 MB.56 + 62 + 120 = 238 MB. DesignsizeMilkywaydatabase*size(instances)place_optclock_optroute_opt-150K56MB62MB120MB250K150MB178MB303MB400K242MB269MB460MB625K277MB325MB569MB700K344MB419MB741MB850K917MB950MB1.5GB* this includes all CEL/ROUTE/PARA/. views plus any CEL attachments 491-静态时序分析静态时序分析nIC CompilerIC Compiler的静态时序分析设置与的静态时序分析设置与 Design CompilerDesign Compiler、 PrimeTimePrimeTime相同相同n用用IC CompilerIC Compiler进入分析前进入分析前, , 需要对库和操作条件设置需要对库和操作条件设置. .如如: :setlink_library*abcmax.dbset_operating_conditionsanalysis_typeon_chip_variation-maxabc_wc-max_libraryabc_maxUsing operating conditions abc_wc found in library abc_max.report_timingdelaymax|minMore Complex Setup in Unit 4!501-时序优化设置时序优化设置n在在IC CompilerIC Compiler中，由许多变量和命令来控制时序优化中，由许多变量和命令来控制时序优化. . 例如：例如：setenable_recovery_removal_arcstruesettiming_self_loops_no_skewtrueset_cost_prioritymax_delaymax_capacitanceset_ahfs_options-enable_port_punchingtruen记住所有这些变量和命令是很麻烦记住所有这些变量和命令是很麻烦 用用GUI GUI 提供帮助提供帮助! ! 用用 GUI GUI 执行时序优化设置执行时序优化设置, , 然后把这些变然后把这些变量和命令拷到设置文件中量和命令拷到设置文件中511-时序优化设置时序优化设置(2/2)521-基于单元和网络计算时序延时基于单元和网络计算时序延时nICCICC为每个单元和为每个单元和网络计算延时网络计算延时n为计算延时，为计算延时， ICCICC需要知道每个需要知道每个网络的寄生网络的寄生RCRCCell Delay = (Input Transition Time, Cnet + Cpin)Net Delay = (Rnet, Cnet + Cpin) 0.5 nsCnetCpinRnet531-TLU+ 模型 nIC CompilerIC Compiler用网络的几何形状和用网络的几何形状和TLU+TLU+查找表来计算查找表来计算 C C and and R Rn超深亚微米加工的效应模型超深亚微米加工的效应模型SingleProcess File(ITF)TLU+ICC, PC, AstroICC, PC, AstronxtgrdStar-RCXTStar-RCXT超深亚微米加工效应超深亚微米加工效应Conformal DielectricMetal FillShallow Trench IsolationCopper Dishing: Density Analysis Width/Spacing Trapezoid ConductorSee Appendix B for details541-Generating TLU+ ModelsnITF (ITF (加工文件加工文件) ) 由由FoundryFoundry厂提供厂提供nTLU+ TLU+ 模型通常是不提供模型通常是不提供n从从ITFITF产生产生TLU+TLU+Where:-itf2TLUPlus generates TLU+ instead of nxtgrd file-i is the ITF file-o is the output, binary TLU+ model fileunix%grdgenxo-itf2TLUPlus-i-oAlways use the latest Star-RCXT release to generate the models.551-set_tlu_plus_files-max_tluplusabc_max.tlup-min_tluplusabc_min.tlup-tech2itf_mapabc.mapLoading TLU+ ModelsIC Compiler IC Compiler 检查检查search_path search_path 去查找去查找 TLU+ files TLU+ files l对对TLU+ TLU+ 设置执行一致性检查设置执行一致性检查l确保正确的确保正确的TLU+TLU+和和mapmap文件文件check_tlu_plus_files561-映射文件映射文件 映射文件从映射文件从.tf(MW.tf(MW技术文件技术文件) )层层/ /过孔名映射到过孔名映射到Star-RCXTStar-RCXT，.itf.itf层层/ /过孔名。过孔名。Layer METAL layerNumber= 14 maskName= metal1 DIELECTRIC cm_extra3 THICKNESS=0.06 ER=4.2 CONDUCTOR cm THICKNESS=0.26 WMIN=0.16 DIELECTRIC diel1d THICKNESS=0.435 ER=4.2 abc.itfabc.tfconducting_layers polypoly metal1cm metal2cm2 abc.map571-计算单元和网络延时n从从 TLU+TLU+模型中可知道网络的寄生模型中可知道网络的寄生RCRC，则可计算延时，则可计算延时n对于单元延时，只需要对于单元延时，只需要C Ctotaltotal / C / Ceffeffn计算算法计算网络延时有：计算算法计算网络延时有： Elmore, ArnoldiC1R1R2R3C3C4U2U1C2581-预布线时的延时计算算法预布线时的延时计算算法n布局后布线前，基于虚拟布线来估计线长度布局后布线前，基于虚拟布线来估计线长度n由于虚拟布线只是一种估算，用由于虚拟布线只是一种估算，用ElmoreElmore 模型进行延时计模型进行延时计算算Pin-to-pin timingVirtual Route591-布线后的延时计算算法布线后的延时计算算法n布线后，具体线网已经明确，因此抽取更加精确布线后，具体线网已经明确，因此抽取更加精确n默认情况下仍用默认情况下仍用Elmore Elmore 模型模型n在后布线计算时可打开在后布线计算时可打开ArnoldiArnoldi 模型模型Detailed Route601-Basic Flow SummaryYou should now be able to:nCreate a Milkyway library to hold your designnRead all necessary files required to run IC Compiler, resolving common errors/warningsnSet up timing for analysis and optimizationsnExecute the basic flow for placement, CTS and routing in IC Compiler611-45 minutesLab 1: Baseline flow for IC CompilerGoals:nSetup design database and timingnPerform baseline place, cts & route operations with associated default optimizationsCreate MW database with attached librariesplace_optclock_optroute_optAnalysis and OutputRead design, constraints, floorplann设置设计资料库课时间n在默认的优化下执行基本操作流程：布局、时钟树综合和布线操作。Appendix AMW参考库的准备参考库的准备631-Migration from DB/PDB to MW: TerminologyDC / PC TerminologyMilkyway TerminologyLibrary Compiler (compile library)read_lib,write_libMilkyway tool (create/editMilkyway Library)read_lef,read_plib,Database ( db )Library db (timing)PDB (physical)Design db/ddcMilkyway LibraryLibrary db (can be part of Ref Lib as LM view)Reference LibraryDesign LibrarySetup without using Milkyway:search_pathlink_librarytarget_librarySetup using Milkyway library:search_pathlink_librarytarget_libraryset_mw_lib_reference641-Reference Library Requirementsn逻辑库逻辑库(.db)(.db)n物理库（物理库（(MW)(MW)n专用集成电路厂家提供的库专用集成电路厂家提供的库Physical LibraryCell size-bufbd1(1.6400,3.6900)sdbfb1(14.7600,3.6900)filler (13.1200, 3.6900)Logical LibraryCell Attribute-bufbd1sdbfb1t(mux_ff)settarget_libraryart005.dbset_mw_lib_referenceart005libraries must match cell names pinsphysical only celltest cell651-icc_shellcheck_physical_constraints.PhysicalLibrary:design_lib_orcaRoutinglayer:METALwidth:160pitch:410space:180RoutingLayer:METALResistance:6.4e-05Capacitance:4.19e-05Routinglayer:METAL2width:200pitch:410space:210RoutingLayer:METAL2Resistance:3.7e-05Capacitance:2.23e-05Routinglayer:METAL3width:200pitch:515space:210RoutingLayer:METAL3Resistance:3.7e-05Capacitance:1.39e-05Routinglayer:METAL4width:440pitch:970space:460RoutingLayer:METAL4Resistance:1.9e-05Capacitance:1.02e-05.Physical Technology Datapitchwidthspacing661-Convert LEF to Milkyway FRAMSpecify the MW library nameSpecify the tech LEF, if one is available; unless the MW library has already been prepared with a MW techfile.Finally, specify you cell LEF files.Command:read_lefUNIX%Milkyway-galaxy 点击点击Apply:Apply:这样能把这样能把LEFLEF文件文件里的单元转化成里的单元转化成FRAMFRAM格式，并且格式，并且把它们添加到把它们添加到MilkywayMilkyway库。库。671-Convert PLIB/PDB to Milkyway FRAM 点击点击Apply:Apply:这样能把这样能把pdb/plibpdb/plib文件里的单元转化成文件里的单元转化成FRAMFRAM格式，格式，并且把它们添加到并且把它们添加到MilkywayMilkyway库库。Specify the MW library nameSpecify the tech pdb, if one is available; unless the MW library has already been prepared with a MW techfile.Finally, specify you cell PDB files.Command:read_plibUNIX%Milkyway-galaxyAppendix BDSM Effects691-DSM EffectsUDSM Process EffectsConformal DielectricMetal FillShallow Trench IsolationCopper Dishing: Density Analysis Width/Spacing Trapezoid ConductorConformal DielectricConformal DielectricChemical Mechanical Polishing (CMP)Chemical Mechanical Polishing (CMP)STI - Not very relevant for routing modeling结束结束