EDAEDA技术技术实用教程实用教程第第4章章 QuartusII应用向导应用向导4.1 4.1 基本设计流程基本设计流程4.2 4.2 引脚设置与硬件验证引脚设置与硬件验证4.5 4.5 原理图输入设计方法原理图输入设计方法16:4511本章学习要求掌握基于掌握基于QuartusIIQuartusII平台的平台的VHDLVHDL设计和原理图设计方法，设计和原理图设计方法，初步学会完整设计流程的使用方法；初步学会完整设计流程的使用方法；正确理解频率计原理，掌握利用宏模块进行层次化设计的正确理解频率计原理，掌握利用宏模块进行层次化设计的方法；方法；初步掌握时序分析的方法。初步掌握时序分析的方法。416:4522常用FPGA集成开发环境Quartus IIMax+PlusIIISEispLEVEL416:4533Altera Quartus II416:4544STEP1STEP1：建立建立 工作库文件夹工作库文件夹STEP2STEP2：输入设计项输入设计项目（原理图目（原理图/VHDL/VHDL）STEP3STEP3：存盘，注意存盘，注意 原理图原理图/ /文本取名文本取名STEP4STEP4：创建工程创建工程ProjectProjectSTEP5STEP5：选选择目标器件择目标器件 STEP11STEP11： 硬件测试硬件测试STEP9STEP9：引脚引脚锁定并编译锁定并编译STEP7STEP7：建立仿建立仿真波形文件真波形文件STEP6STEP6：启动启动全程编译全程编译STEP10STEP10：编程编程 下载下载/ /配置配置STEP8STEP8：仿真测仿真测 试和波形分析试和波形分析VHDL文本输入设计流程文本输入设计流程 4.1 基本设计流程基本设计流程16:45554.1.1.建立工作库文件夹和编辑设计文件建立工作库文件夹和编辑设计文件4.1 基本设计流程基本设计流程为设计全加器为设计全加器新建一个文新建一个文件夹作工作库件夹作工作库文件夹名取为文件夹名取为My_prjctMy_prjct注意，不可注意，不可用中文！用中文！（1）新建文件夹）新建文件夹16:4566图图5-1 选择编辑文件的语言类型选择编辑文件的语言类型（2）打开文本编辑器输入源程序）打开文本编辑器输入源程序4.1 基本设计流程基本设计流程16:4577文本编辑窗文本编辑窗用键盘输入设计用键盘输入设计文件：文件：MUX21aMUX21a存盘文件名必须存盘文件名必须取为：取为：mux21a.vhdmux21a.vhd注意，要存在注意，要存在自己建立的自己建立的文件夹中文件夹中输入输入VHDL文件并存盘文件并存盘16:45884.1.2.创建工程创建工程4.1 基本设计流程基本设计流程16:45994.1.2.创建工程创建工程4.1 基本设计流程基本设计流程图图 利用利用New Project Wizard 创建工程创建工程16:451010 将所有相关文件都加入此工程将所有相关文件都加入此工程4.1 基本设计流程基本设计流程16:4511114.1.3.编译前设置编译前设置4.1 基本设计流程基本设计流程（1） 选择目标器件选择目标器件器件系列（器件系列（Family）选择窗，）选择窗，选择选择ACEX1K系列系列根据实验板上的目标根据实验板上的目标器件型号选择，器件型号选择，如选如选EP1K100QC208-3消掉只显示高速器件消掉只显示高速器件前的对勾前的对勾16:451212 选择配置器件的工作方式选择配置器件的工作方式4.1 基本设计流程基本设计流程（2）工作方式选择）工作方式选择16:4513134.1 基本设计流程基本设计流程（3）选择配置器件和编程方式）选择配置器件和编程方式16:4514144.1 基本设计流程基本设计流程4.1.4.全程编译全程编译全程编译后出现报错信息全程编译后出现报错信息16:4515154.1.5.时序仿真时序仿真4.1 基本设计流程基本设计流程（1）选择编辑矢量波形文件）选择编辑矢量波形文件16:451616 波形编辑器波形编辑器4.1 基本设计流程基本设计流程4.1.5.时序仿真时序仿真16:4517174.1 基本设计流程基本设计流程（2）设置仿真时间长度（）设置仿真时间长度（Edition End Time）4.1.5.时序仿真时序仿真16:4518184.1 基本设计流程基本设计流程（3） vwf激励波形文件存盘激励波形文件存盘4.1.5.时序仿真时序仿真16:4519194.1 基本设计流程基本设计流程（4）向波形编辑器拖入信号节点）向波形编辑器拖入信号节点ViewUltility WindowsNode Finder4.1.5.时序仿真时序仿真16:452020 （5）设置时钟周期）设置时钟周期4.1 基本设计流程基本设计流程4.1.5.时序仿真时序仿真16:452121（6）选择总线数据格式）选择总线数据格式4.1 基本设计流程基本设计流程4.1.5.时序仿真时序仿真16:452222设置好的激励波形图设置好的激励波形图4.1 基本设计流程基本设计流程4.1.5.时序仿真时序仿真16:452323（7）选择仿真控制）选择仿真控制4.1 基本设计流程基本设计流程4.1.5.时序仿真时序仿真16:452424 启动仿真：启动仿真：ProcessingStart Simulation仿真波形输出仿真波形输出4.1 基本设计流程基本设计流程4.1.5.时序仿真时序仿真16:452525选择全时域显示选择全时域显示4.1 基本设计流程基本设计流程4.1.5.时序仿真时序仿真16:4526266.应用应用RTL电路图观察器（电路图观察器（ToolsRTL Viewer）4.1 基本设计流程基本设计流程CNT10的的RTL电路图电路图Mux21a的的RTL电路图电路图16:4527277.应用时序分析工具（应用时序分析工具（ProcessingTiming Analyzer Tool）4.1 基本设计流程基本设计流程16:4528284.2 引脚设置和下载引脚设置和下载4.2.1.引脚锁定引脚锁定将设计实体的输入输出端口锁定到芯片确定的引脚上，将设计实体的输入输出端口锁定到芯片确定的引脚上，供编程下载。供编程下载。可用引脚？可用引脚？AssignmentPin Planner16:45292916:453030AssignmentAssignment editor16:453131（step1step1）打开工程）打开工程引脚锁定方法一引脚锁定方法一4.2引脚设置和下载引脚设置和下载16:453232 Assignment Editor 编辑器4.2引脚设置和下载引脚设置和下载（step2step2）打开设置编辑器）打开设置编辑器双击双击“To”菜单菜单之之“New”项项16:453333在在“节点查找器节点查找器”窗口选择所要选定的端口窗口选择所要选定的端口16:453434引脚锁定对话框引脚锁定对话框4.2引脚设置和下载引脚设置和下载（Step3Step3） 逐一为端口选定器件引脚逐一为端口选定器件引脚（Step4Step4）重新编译一遍，将引脚锁定信息编译进编程）重新编译一遍，将引脚锁定信息编译进编程 下载文件（下载文件（. .sofsof）中）中16:4535354.2引脚设置和下载引脚设置和下载引脚锁定方法二（设计简单，引脚锁定方法二（设计简单，推荐推荐.4.2.6）：）：AssignmentsPinsAssignmentsPins用鼠标将编辑窗中左侧端口名逐一用鼠标将编辑窗中左侧端口名逐一拖入右侧选定引脚即可拖入右侧选定引脚即可, ,然后将引脚锁定信息编译进编程然后将引脚锁定信息编译进编程下载文件（下载文件（. .sofsof）中）中. .16:453636 选择编程下载文件选择编程下载文件4.2引脚设置和下载引脚设置和下载4.2.2.配置文件下载配置文件下载（Step1Step1）连接主机与实验箱（）连接主机与实验箱（注意断电操作注意断电操作）后打开电源）后打开电源; ;打开编程器窗口（打开编程器窗口（Tools-ProgrammerTools-Programmer）和配置文件）和配置文件16:453737 选定加入编程下载方式选定加入编程下载方式4.2引脚设置和下载引脚设置和下载（Step2Step2）设置编程器）设置编程器( (初次编程时初次编程时):):选择选择ByteBlasterMV(LPT1)ByteBlasterMV(LPT1)16:453838 双击选中的编程方式名双击选中的编程方式名4.2引脚设置和下载引脚设置和下载（Step3Step3） 选择编程器：选择选择编程器：选择ByteBlasterMV(LPT1)ByteBlasterMV(LPT1)16:453939 ByteBlaster II 编程下载窗口编程下载窗口4.2引脚设置和下载引脚设置和下载（Step4Step4） StartStart启动编程器启动编程器（Step5Step5） 硬件测试硬件测试16:4540403. 编程配置器件图 ByteBlaster II 接口AS模式编程窗口4.2引脚设置和下载引脚设置和下载16:454141 图 AS模式编程成功4.2引脚设置和下载引脚设置和下载16:4542424.3嵌入式逻辑分析仪使用方法嵌入式逻辑分析仪使用方法1.打开SignalTapII编辑窗图 SignalTapII编辑窗口2.调入代测信号16:4543433. SignalTapII参数设置图 SignalTapII编辑窗口4.3嵌入式逻辑分析仪使用方法嵌入式逻辑分析仪使用方法16:4544444.文件存盘图 设定SignalTapII与工程同一综合适配4.3嵌入式逻辑分析仪使用方法嵌入式逻辑分析仪使用方法16:4545455. 编译下载图 下载并准备启动SignalTapII4.3嵌入式逻辑分析仪使用方法嵌入式逻辑分析仪使用方法16:4546466.启动SignalTapII进行采样与分析图 SignalTapII采样已被启动4.3嵌入式逻辑分析仪使用方法嵌入式逻辑分析仪使用方法16:454747图 SignalTapII数据窗设置后的信号波形4.3嵌入式逻辑分析仪使用方法嵌入式逻辑分析仪使用方法16:4548484.5 原理图输入设计方法原理图输入设计方法 图图4-23 Quartus II一般设计流程一般设计流程16:454949原理图输入与原理图输入与 VHDLVHDL文本输入设计的区别文本输入设计的区别Graphic is what you draw is what you get“ tell me what hardware you want and I will give it to you”VHDL is what you write is what functional you get“ tell me how your circuit should behave and the VHDL compiler will give you the hardware that does the job” but the designer can not control how the circuit implement16:455050知识扩展知识扩展EDA原理图设计与其他仿真软件的区别与联系原理图设计与其他仿真软件的区别与联系如如Multisim软件、软件、Pspice等：完成电子电路的辅助设计等：完成电子电路的辅助设计Matlab软件：软件：各种系统（如模拟电路、数字电路、通信系各种系统（如模拟电路、数字电路、通信系统、控制系统等）仿真设计统、控制系统等）仿真设计M2、Q2等等EDA软件原理图设计完成软件原理图设计完成ASIC设计全流程设计全流程相互配合、相互促进、共同发展。相互配合、相互促进、共同发展。16:455151（1） 打开QuartusII，选菜单“File”“New”，4.5.1 一位全加器原理图层次化设计流程一位全加器原理图层次化设计流程4.5 原理图输入设计方法原理图输入设计方法1. 1. 为本项工程设计建立文件夹为本项工程设计建立文件夹 假设本项设计的文件夹取名为假设本项设计的文件夹取名为adder，路径为：，路径为：d:adder。 2. 2. 输入设计项目和存盘输入设计项目和存盘 16:455252(2) 在编辑窗中的任何一个位置上在编辑窗中的任何一个位置上右击鼠标右击鼠标，将出现快捷菜，将出现快捷菜单，选择其中的输入元件项单，选择其中的输入元件项InsertSymbol，于是将弹出，于是将弹出输入元件的对话框。输入元件的对话框。4.5 原理图输入设计方法原理图输入设计方法图图4-41 元件输入对话框元件输入对话框 16:455353知识扩展知识扩展QuartusII的其他库的其他库16:455454(3) 点击按纽“”，找到基本元件库基本元件库Primitives，选中需要的元件，单击“打开”按钮，此元件即显示在窗口中，然后单击“Symbol”窗的OK按钮，即可将元件调入原理图编辑窗中。例如为了设计半加器，可参考图4-41，分别调入元件and2、xor和输入输出引脚input和output (也可以在图4-41窗的左下角栏内分别键入需要的元件名)，并如图4-42用点击拖动的方法连接好电路。然后分别在input和output的PIN NAME上双击使其变黑色双击使其变黑色，再用键盘分别输用键盘分别输入入各引脚名：a、b、co和so。4.5 原理图输入设计方法原理图输入设计方法16:45555516:4556564.5 原理图输入设计方法原理图输入设计方法3. 3. 将设计项目设置成可调用的元件将设计项目设置成可调用的元件 FileCreat/UpdateCreat Symble Files for Current File16:4557574 4、全加器顶层文件设计（、全加器顶层文件设计（SchematicSchematic）4.5 原理图输入设计方法原理图输入设计方法图图4-47 连接好的全加器原理图连接好的全加器原理图f_adder.bdf 16:4558585 5、将设计项目设置成工程和时序仿真、将设计项目设置成工程和时序仿真4.5 原理图输入设计方法原理图输入设计方法 f_adder.bdf工程设置窗工程设置窗 16:455959仿真波形仿真波形 4.5 原理图输入设计方法原理图输入设计方法图图4-484-48 全加器工程全加器工程f_adder的仿真波形的仿真波形 16:4560601 1、在同一设计项目中，顶层文件与底层各元件的、在同一设计项目中，顶层文件与底层各元件的设计文件名设计文件名必须是唯一的，不允许重名。必须是唯一的，不允许重名。2 2、设计时自动将当前设计项目文件定为顶层文件。、设计时自动将当前设计项目文件定为顶层文件。3 3、顶层文件中调用的元件符号为底层设计文件。、顶层文件中调用的元件符号为底层设计文件。4 4、顶层文件通过、顶层文件通过创建默认符号（打包）自动降为底层文件创建默认符号（打包）自动降为底层文件供供其他顶层文件调用。其他顶层文件调用。5 5、同一设计项目中不允许顶层文件或符号文件的、同一设计项目中不允许顶层文件或符号文件的递归调用递归调用。6 6、原理图输入法和、原理图输入法和VHDLVHDL文本输入法均支持层次化设计。文本输入法均支持层次化设计。n层次化设计的指导思想层次化设计的指导思想4.5 原理图输入设计方法原理图输入设计方法16:456161知识扩展知识扩展 利用一位全加器设计多位二进制加法器（实验与设计利用一位全加器设计多位二进制加法器（实验与设计4-3）16:456262知识扩展知识扩展 利用利用LPM加减法器元件设计多位二进制加法器加减法器元件设计多位二进制加法器16:4563634.5 原理图输入设计方法原理图输入设计方法原理图输入方式支持的库元件原理图输入方式支持的库元件库名库名(子目录名子目录名)库单元性质库单元性质库单元举例库单元举例库单元说明库单元说明Primitives基本库基本库（图元）（图元）Nand2/dff/input2输入与非门输入与非门/D触发触发器器/输入端口输入端口Others/muxplus2muxplus2库库（宏功能块）（宏功能块）161mux/4count16选选1开关开关/4位计数器位计数器MEGAFunctions参数化宏功能参数化宏功能模块模块Arthimetic/devidegates/Lpm_decodeLpm_counter参数可设置的除法器参数可设置的除法器/译码器译码器/计数器等计数器等Work 库库用户自定义的用户自定义的底层元件底层元件H-adder可用于顶层全加器设可用于顶层全加器设计计16:456464知识扩展知识扩展QuartusII的其他库的其他库16:456565知识扩展知识扩展初步了解宏功能库初步了解宏功能库QuartusII提供的宏功能库提供的宏功能库16:456666知识扩展知识扩展初步了解初步了解LPM库库算术子模块库中的算术子模块库中的LPM_ADD_SUB模块模块16:456767知识扩展知识扩展初步了解初步了解LPM库库LPM_ADD_SUB模块的参数设置模块的参数设置16:456868知识扩展知识扩展初步了解初步了解LPM库库LPM_ADD_SUB模块的模块的Help文档文档16:456969频率计工作原理：频率计工作原理：通过对单位时间内连续信号脉冲进行计通过对单位时间内连续信号脉冲进行计 数实现信号频率测量。数实现信号频率测量。复杂系统设计前先进行功能模块分割，按层次化原则设计复杂系统设计前先进行功能模块分割，按层次化原则设计4.5 原理图输入设计方法原理图输入设计方法4.5.2 应用宏功能的原理图设计（原理图设计进阶）应用宏功能的原理图设计（原理图设计进阶） 16:4570704.5 原理图输入设计方法原理图输入设计方法1 1、测频计数器、测频计数器conter8conter8设计设计 两位十进制频率计设计两位十进制频率计设计图图4-49 4-49 用用7439074390设计一个有时钟使能的两位十进制计数器设计一个有时钟使能的两位十进制计数器(1) (1) 设计电路原理图。设计电路原理图。16:457171两位十进制频率计设计两位十进制频率计设计4.5 原理图输入设计方法原理图输入设计方法1 1、测频计数器设计、测频计数器设计 (2) 计数器电路实现计数器电路实现调出元件调出元件74390 从从Help中了解中了解74390的详细功能的详细功能16:45727216:457373图图4-504-50 两位十进制计数器工作波形两位十进制计数器工作波形 1 1、测频计数器设计、测频计数器设计 两位十进制频率计设计两位十进制频率计设计(3) 波形仿真波形仿真16:4574744.5 原理图输入设计方法原理图输入设计方法2. 频率计主结构电路设计频率计主结构电路设计 图图4-51 两位十进制频率计顶层设计原理图文件两位十进制频率计顶层设计原理图文件 两位十进制频率计设计两位十进制频率计设计16:45757516:4576764.5 原理图输入设计方法原理图输入设计方法图图4-52 两位十进制频率计测频仿真波形两位十进制频率计测频仿真波形 两位十进制频率计设计两位十进制频率计设计16:4577773. 3. 时序控制电路（闸门电路时序控制电路（闸门电路tf_ctrotf_ctro）设计）设计 图图4-54 测频时序控制电路测频时序控制电路 4.5 原理图输入设计方法原理图输入设计方法两位十进制频率计设计两位十进制频率计设计16:45787816:4579793. 3. 时序控制电路设计时序控制电路设计 图图4-544-54 测频时序控制电路工作波形测频时序控制电路工作波形 4.5 原理图输入设计方法原理图输入设计方法两位十进制频率计设计两位十进制频率计设计16:4580804. 4. 顶层电路设计顶层电路设计 图图4-55 频率计顶层电路原理图频率计顶层电路原理图 4.5 原理图输入设计方法原理图输入设计方法两位十进制频率计设计两位十进制频率计设计16:4581814. 4. 顶层电路设计顶层电路设计图图4-564-56 频率计工作时序波形频率计工作时序波形 4.5 原理图输入设计方法原理图输入设计方法两位十进制频率计设计两位十进制频率计设计16:45828216:458383实实 验一验一 简单组合电路与时序电路的简单组合电路与时序电路的VHDL设计设计 实验实验5-1 简单组合电路的设计简单组合电路的设计(1) 实实验验目目的的：熟熟悉悉QuartusQuartus的的VHDLVHDL文文本本设设计计流流程程全全过过程程，学学习习简单组合电路的设计、多层次电路设计和仿真测试方法。简单组合电路的设计、多层次电路设计和仿真测试方法。(2) 实实验验内内容容：首首先先按按照照4.14.1节节给给出出的的步步骤骤，利利用用QuartusQuartus完完成成2 2选选1 1多多路路选选择择器器的的文文本本编编辑辑输输入入(mux21a.vhd)(mux21a.vhd)和和仿仿真真测测试试等等步步骤骤，给出图给出图4-34-3所示的仿真波形。验证本项设计的功能。所示的仿真波形。验证本项设计的功能。(3) 实实验验报报告告：根根据据以以上上的的实实验验内内容容写写出出实实验验报报告告，包包括括程程序序设设计计、软软件件编编译译、仿仿真真分分析析和和详详细细实实验验过过程程；给给出出程程序序分析报告、仿真波形图及其分析报告。分析报告、仿真波形图及其分析报告。(4）实验思考题：）实验思考题：总结组合电路总结组合电路VHDLVHDL设计应注意的问题设计应注意的问题16:458484实验实验5-2 简单时序电路的设计简单时序电路的设计(1) 实实验验目目的的：熟熟悉悉QuartusQuartus 的的VHDLVHDL文文本本设设计计过过程程，学学习简单时序电路的设计、仿真和硬件测试。习简单时序电路的设计、仿真和硬件测试。(2) 实实验验内内容容1：根根据据实实验验5-15-1的的步步骤骤和和要要求求，设设计计触触发发器器( (使使用用例例4-6)4-6)，给给出出程程序序设设计计、软软件件编编译译、仿仿真真分分析析、硬硬件件测测试及详细实验过程。试及详细实验过程。(3) 实实验验内内容容2：根根据据实实验验5-15-1的的步步骤骤和和要要求求，设设计计锁锁存存器器( (使使用用例例4-14)4-14)，同同样样给给出出程程序序设设计计、软软件件编编译译、仿仿真真分分析析、硬件测试及详细实验过程。硬件测试及详细实验过程。(4) 实实验验报报告告：分分析析比比较较实实验验内内容容1 1和和2 2的的仿仿真真和和实实测测结结果果，说明这两种电路的异同点，给出实验报告。说明这两种电路的异同点，给出实验报告。(5) 实验思考题：实验思考题：如何获得电平触发型锁存器？如何获得电平触发型锁存器？实实 验一验一 简单组合电路与时序电路的简单组合电路与时序电路的VHDL设计设计16:458585实实 验二验二 全加器的全加器的 VHDL层次化设计层次化设计 (1) 实实验验目目的的：学学习习QuartusQuartus的的VHDLVHDL文文本本设设计计的的层层次次化化设设计计流流程程，掌掌握握多多层层次次电电路路设设计计、仿仿真真和和硬硬件件测测试试的的方方法法和和全全加加器器的的设设计计原原理。理。(2) 实实验验内内容容1：首首先先按按照照5.15.1节节给给出出的的步步骤骤，利利用用QuartusQuartus完完成成一一位位半半加加器器h_adderh_adder和和或或门门or2aor2a的的文文本本编编辑辑输输入入和和仿仿真真测测试试等等步骤，绘出仿真波形。验证本项设计的功能。步骤，绘出仿真波形。验证本项设计的功能。16:458686实实 验二验二 全加器的全加器的 VHDL层次化设计层次化设计(3) (3) 实验内容实验内容2 2：完成完成4.34.3例一位全加器例一位全加器f_adderf_adder文本编辑输文本编辑输入、仿真测试等步骤，绘出仿真波形。验证本项设计的功能。入、仿真测试等步骤，绘出仿真波形。验证本项设计的功能。(3) (3) 实验内容实验内容3 3：引脚锁定及硬件下载测试：引脚锁定及硬件下载测试(4) (4) 实验报告：实验报告：给出设计源程序、仿真波形图及其分析，给出设计源程序、仿真波形图及其分析，硬件测试结果。硬件测试结果。（5 5）附加内容）附加内容1 1：以以f_adderf_adder为元件设计为元件设计8 8位串行进位加法计数器位串行进位加法计数器或参照一位全加器设计流程设计一位全减器。要求完成文本编辑或参照一位全加器设计流程设计一位全减器。要求完成文本编辑输入、仿真测试等步骤，绘出仿真波形，并写入实验报告。输入、仿真测试等步骤，绘出仿真波形，并写入实验报告。16:458787实实 验二验二 全加器的全加器的 VHDL层次化设计层次化设计附加内容附加内容2 2：将实验一即将实验一即4.14.1节的多路选择器看成是一个节的多路选择器看成是一个元件元件mux21amux21a，利用元件例化语句描述图利用元件例化语句描述图4-184-18，并将此文件，并将此文件放在同一目录放在同一目录E:E:muxfilemuxfile中。以下是参考程序：中。以下是参考程序： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY MUXK IS PORT (a1，a2，a3，s0，s1 : IN STD_LOGIC; outy : OUT STD_LOGIC ); END ENTITY MUXK; ARCHITECTURE BHV OF MUXK IS COMPONENT MUX21A PORT ( a，b，s : IN STD_LOGIC; y : OUT STD_LOGIC); END COMPONENT ； SIGNAL tmp : STD_LOGIC; BEGIN u1 : MUX21A PORT MAP(a=a2，b=a3，s=s0，y=tmp); u2 : MUX21A PORT MAP(a=a1，b=tmp，s=s1，y=outy); END ARCHITECTURE BHV ;16:458888实实 验二验二 全加器的全加器的 VHDL层次化设计层次化设计对对muxkmuxk分分别别进进行行编编译译、综综合合、仿仿真真。并并对对其其仿仿真真波波形形( (下下图图) )作作出分析说明，写入实验报告。出分析说明，写入实验报告。MUXK仿真波形图仿真波形图16:458989实验三实验三 原理图输入设计法基本应用原理图输入设计法基本应用一、一、 实验目的实验目的1学习原理图输入设计的基本操作，设计1位/8位全加器。2了解用原理图法进行较复杂电子系统层次化设计的方法。3了解参数可设计宏宏功能模块LPM的原理图调用方法。16:459090实验三实验三 原理图输入设计法基本应用原理图输入设计法基本应用 实验内容说明：实验内容说明：本实验内容有三： 内容内容1（必做）：原理图输入设计方法的基本应用。（必做）：原理图输入设计方法的基本应用。基本层次采用原理图输入法完成位全加器从设计输入、编译、综合、基本层次采用原理图输入法完成位全加器从设计输入、编译、综合、仿真、管脚锁定、编程下载和硬件测试的全过程。实验结果可通过实验开仿真、管脚锁定、编程下载和硬件测试的全过程。实验结果可通过实验开发系统显示。在实验开发系统上任意选择发系统显示。在实验开发系统上任意选择3个高、低电平开关作为被加数、个高、低电平开关作为被加数、加数和低位进位输入，选择加数和低位进位输入，选择2个发光二极管显示输出和与进位值。个发光二极管显示输出和与进位值。实验时，注意掌握原理图编辑器的使用方法，例如，元件、连线、信号实验时，注意掌握原理图编辑器的使用方法，例如，元件、连线、信号名的放置方法和放大、缩小、存盘、退出等命令的使用。名的放置方法和放大、缩小、存盘、退出等命令的使用。内容内容2（选做）（选做）：以一位全加器以一位全加器f_adder作为底层元件完成串行进位作为底层元件完成串行进位8位全加器的原理图设位全加器的原理图设计、仿真和下载、测试。计、仿真和下载、测试。内容内容3（选做）（选做）：了解了解QuartusII提供的宏模块库。提供的宏模块库。16:459191实验四实验四 电子系统设计电子系统设计频率计频率计 一、一、 实验目的实验目的1. 进一步熟悉工具软件Quartus II的原理图设计方法和层次化设计方法。2. 掌握M2库中宏功能模块的调用方法。3. 领会、掌握电子系统EDA设计的基本方法。16:459292实验四实验四 电子系统设计电子系统设计频率计频率计实验内容说明实验内容说明1、本实验基本要求内容有二本实验基本要求内容有二：一是底层电路设计一是底层电路设计，实现具有时钟使能的两位十进制计数器counter.bdf和闸门控制电路tf_ctro.bdf；二是顶层电路两位十进制频率计二是顶层电路两位十进制频率计ft_top.bdf的设计的设计。可参看教材5.4内容。要求完成以上内容的原理图输入、编译、时序仿真与编程下载和硬件测试。2、如有余力可进行以下扩展内容。、如有余力可进行以下扩展内容。一是完成一是完成7段共阴极数码管显示译码电路段共阴极数码管显示译码电路DECL7S.VHD的设计、打包操作的设计、打包操作，可参看教材P153155实验与设计6-1。二是调用二是调用DECL7S.bsf与与ft_top.bsf组成顶层电路组成顶层电路ft_top2.bdf，实现频率实现频率计的显示输出。要求完成电路设计并进行硬件测试。计的显示输出。要求完成电路设计并进行硬件测试。硬件测试时建议实验电路选择7段数码管段数码管1（最右边第1位）和7段数码管段数码管2（最右边第2位）显示输出频率值（sel2=sel1=1,sel0=1：第1位亮，sel0-0：第2位亮。可以把sel0接一拨码开关或高频时钟输出实现循环显示），待待测频率测频率F_IN接接clock0组组；测频控制时钟测频控制时钟CLK接接clock5组组，若通过合理分频使clock5输出 = 8Hz，门控信号CNT_EN的脉宽恰好为1秒。具体管脚安排可自行定义，注意F_IN和和CLK管脚必须采用全局时钟管脚管脚必须采用全局时钟管脚。16:459393