第2章集成电路工艺基础 第2章 集成电路工艺基础 2.1引言引言 2.2集成电路制造工艺概述集成电路制造工艺概述 2.3双极集成电路的基本制造工艺双极集成电路的基本制造工艺 2.4CMOS集成电路的基本制造工艺集成电路的基本制造工艺 2.5BiCMOS集成电路的基本制造工艺集成电路的基本制造工艺 2.6BCD集成电路的基本制造工艺集成电路的基本制造工艺 2.7锗硅器件及其外延工艺简介锗硅器件及其外延工艺简介 第2章集成电路工艺基础 2.1引言引言2.1.1IC制造基本原理制造基本原理制造集成电路所用的材料主要包括硅(Si)、锗(Ge)等半导体,以及砷化镓(GaAs)、铝镓砷(AlGaAs)、铟镓砷(InGaAs)等半导体化合物,其中以硅最为常用。半导体是导电能力介于导体和绝缘体之间的一类物质。半导体材料之所以能成为制造集成电路的材料,关键在于在纯净的半导体中加入少量的杂质,可以使其导电率在几个数量级范围内改变,这样就可以通过控制掺杂浓度来控制半导体的导电性能,从而制成各种需要的器件。这些杂质元素的作用在于它们能为半导体提供带负电荷的自由电子或带正电荷的空穴。提供自由电子的杂质元素称为施主杂质,提供空穴的杂质元素称为受主杂质,因为它们可以接受硅中的电子,而在原电子处留下空穴。自由电子为多数载流子的半导体称为N型半导体,空穴为多数载流子的半导体称为P型半导体。当把N型半导体和P型半导体有机地结合在一起的时候,在它们的过渡区就形成了PN结,把PN结以某种方式排列并与其他物理结构组合,就可以得到不同的半导体器件。第2章集成电路工艺基础 集成电路有各种各样的封装,如双列封装、单列封装、圆形封装、菱形封装、扁平封装等,封装的材料也多种多样,如陶瓷、玻璃、塑料、金属等。若打开集成电路外面的封装材料,就可以看到里面有一片导体小片,称为管芯或芯片,它被固定在底座上,并有金属丝把它和外面的管脚连接起来。虽然不同器件的管芯各不相同,但它们都是由在半导体材料上形成的一些PN结所构成的。因此,集成电路制造的关键问题就是根据设计要求,在半导体的不同区域形成所需要的PN结,这在生产上主要通过氧化、光刻、掺杂等多种工艺的多次反复来形成。 第2章集成电路工艺基础 2.1.2工艺类型简介工艺类型简介按所制造器件的结构不同,可把IC制造工艺分为双极型和MOS型两种基本类型。由双极工艺制造的器件,它的导通机理是将电子和空穴这两种极性的载流子作为在有源区中运载电流的工具,这也是它称为双极工艺的原因。MOS工艺又可以分为单沟道MOS工艺和CMOS工艺。单沟道MOS工艺包括PMOS工艺和NMOS工艺。在同一个衬底上可以制作出双极晶体管、NMOS管和PMOS管,并且制作这三种晶体管的工艺是兼容的,这种工艺叫BiCMOS工艺。而能够在同一芯片上制作双极管、CMOS和DMOS器件的工艺称为BCD工艺。另外,按照MOS的栅电极的不同可以把MOS工艺分为铝栅工艺和硅栅工艺,其中硅栅工艺已经成为CMOS制造中的主流工艺。按照CMOS工艺的不同可以分为P阱工艺、N阱工艺以及双阱工艺。 第2章集成电路工艺基础 根据工序的不同可以把工艺分成三类:前工序、后工序及辅助工序。1.前工序前工序前工序包括从晶片开始加工到中测之前的所有工序。前工序结束时,半导体器件的核心部分管芯就形成了。前工序包括以下三类工艺:(1)薄膜制备工艺:包括氧化、外延、化学气相淀积、蒸发、溅射。(2)掺杂工艺:包括离子注入和扩散。(3)图形加工技术:包括制版和光刻。第2章集成电路工艺基础 2.后工序后工序后工序包括从中测开始到器件完成的所有工序,包括中间测试、划片、贴片、焊接、封装、成品测试等工序。3.辅助工序辅助工序前、后工序是IC工艺流程直接涉及到的工序,为保证整个工艺流程的进行,还需要一些辅助性的工序,这些工序包括:(1)超净环境的制备。IC特别是VLSI的生产,需要超净的环境。例如,光刻工序要求环境的洁净度低于10级(1立方英尺空间中,直径大于等于0.5m的尘埃数不多于10个,直径0.1m的尘埃数不多于350个)。(2)高纯水、气的制备。IC生产中所用的水必须是去离子、去中性原子团和细菌,绝缘电阻率高达15Mcm以上的电子级纯水;所使用的各种气体也必须是高纯度的。(3)材料准备。这个工序包括制备单晶、切片、磨片、抛光等工序,制成IC生产所需要的单晶圆片。 第2章集成电路工艺基础 2.2集成电路制造工艺概述集成电路制造工艺概述本节介绍集成电路制造过程中所用到的主要工艺,即氧化工艺、掺杂工艺、光刻工艺、外延工艺、金属化工艺及制版工艺等。2.2.1氧化工艺氧化工艺 1.SiO2薄膜在集成电路中的作用薄膜在集成电路中的作用在集成电路的制造过程中,要对硅反复进行氧化,制备SiO2薄膜。SiO2薄膜在集成电路制作过程中主要有下列作用: 第2章集成电路工艺基础 (1)作为对杂质选择扩散的掩膜。当对硅表面一定区域要扩散杂质元素的时候,对不需要扩散的区域,就可以用一层SiO2薄膜将它遮盖起来,这样SiO2薄膜就遮挡住了杂质元素,实现了对硅表面有选择区域的掺杂。实际上,杂质在向硅里扩散的同时,也在向SiO2薄膜里扩散,因此,SiO2薄膜要起到掩蔽作用就要满足两个条件:第一,所要扩散的杂质元素在SiO2中的扩散系数必须明显小于它在硅中的扩散系数;第二,SiO2薄膜要有一定的厚度。 第2章集成电路工艺基础 (2)作为MOS器件的绝缘栅材料。(3)作为器件表面的保护(钝化)膜。在硅的表面覆盖一层SiO2薄膜,可以使硅表面免受后续工序可能带来的污染及划伤,也消除了环境对硅表面的直接影响,起到了钝化半导体表面的作用,提高了半导体的可靠性和稳定性。(4)作为绝缘介质和隔离介质,如器件之间的隔离、层间的隔离介质。(5)作为集成电路中电容器元件的介质。SiO2是很好的电容介质材料,以SiO2为电容介质,可以很方便地构成电容。但在集成电路中,电容往往占用芯片面积较大,所以电路设计中总是尽量避免采用大容量电容。 第2章集成电路工艺基础 2.热氧化原理以及实现方法热氧化原理以及实现方法生长SiO2薄膜的方法有很多种,如热氧化、阳极氧化、化学气相淀积等。其中以热氧化和化学气相淀积(ChemicalVaporDeposition,CVD)最为常用。热氧化生成SiO2薄膜,是将硅片放入高温(10001200)的氧化炉内(如图21所示),然后通入氧气,在氧化环境中使硅表面发生氧化,生成SiO2薄膜。 第2章集成电路工艺基础 图21热氧化过程示意图 第2章集成电路工艺基础 根据氧化环境的不同又可把热氧化分为干氧法和湿氧法两种。如果氧化环境是纯氧气,这种生成SiO2薄膜的方法就称为干氧法。干氧法生成SiO2薄膜的机理是:氧气与硅表面的硅原子在高温下按式(21)反应,生成SiO2薄膜: Si+O2=SiO2 (21) 如果让氧气先通过95的去离子水,携带一部分水汽进入氧化炉,则氧化环境就是氧气加水汽,这种生成SiO2薄膜的方法就是湿氧法。湿氧法由于氧化环境中有水汽存在,所以氧化过程不仅有氧气对硅的氧化作用,还有水汽对硅的氧化作用,即 Si+O2=SiO2Si+2H2O=SiO2+2H2 (22) 第2章集成电路工艺基础 干氧法的优点是生成的SiO2薄膜结构致密、排列均匀、重复性好,不仅掩蔽能力强、钝化效果好,而且在光刻时与光刻胶接触良好,不宜浮胶。它主要的缺点是SiO2薄膜生长速度太慢,相比于湿氧法,如果同样在1200高温下生成0.6m的SiO2薄膜,用湿氧法大约需要32分钟,而用干氧法则需要8小时,这在生产上就会使效率降低。湿氧法虽然生成SiO2薄膜的速度快,但氧化环境中含有水汽,水汽和SiO2薄膜也能发生化学反应,生成硅烷醇(SiOH),即 SiO2+H2O2(SiOH) (23) 第2章集成电路工艺基础 由于用湿氧法生成的SiO2薄膜的表面有硅烷醇的存在,使得它在光刻时与光刻胶接触不良,容易产生浮胶,这也是湿氧法的最大缺点。而且用湿氧法生成的SiO2薄膜的致密性也不如干氧法,但其作为掩膜的掩蔽能力和钝化效果基本能满足生产要求。湿氧法和干氧法各有所长,各有所短,因此在生产中一般不单独采用某一种方法,而是将两种方法结合起来,采用干氧湿氧干氧交替的氧化方式,即在氧化开始时先通一段时间纯氧气(干氧),然后再加入水汽进行湿氧,湿氧结束后再通一段时间纯氧气。这样就可使湿氧结束后SiO2薄膜表面的硅烷醇(SiOH)重新变为SiO2,明显改善了SiO2薄膜与光刻胶的接触性能,提高了SiO2薄膜的质量。 第2章集成电路工艺基础 化学气相淀积是使一种或数种化学气体以某种方式激活后在衬底表面发生化学反应,从而在衬底表面生成所需的固体薄膜的方法。化学气相淀积的种类有常压化学气相淀积(APCVD)、低压化学气相淀积(LPCVD)、等离子体化学气相淀积(PECVD)、光致化学气相淀积(PhotoCVD)等几种。用化学气相淀积法生成SiO2薄膜,主要是将硅烷(SiH4)与氧按下式反应: SiH4+2O2SiO2+2H2O (24) 或用烷氧基硅烷分解生成SiO2薄膜。 第2章集成电路工艺基础 2.2.2掺杂工艺掺杂工艺 1.扩散工艺扩散工艺 物质的微粒总是时刻不停地处于运动之中,这可称之为热运动。在热运动的作用下,物质的微粒都有一种从高浓度的地方向低浓度的地方运动的趋势,这就是扩散。 扩散的机理有两种:替位扩散和填隙扩散。在高温情况下,单晶固体中的晶格原子围绕其平衡位置振动,偶然也可能会获得足够的能量离开原来的位置而形成填隙原子,原来的位置形成空位,而邻近的杂质原子向空位迁移,这就是杂质的替位扩散方式。杂质原子也可能以填隙原子的形式从一处移到另一处而并不占据晶格位置,这种方式称为杂质的填隙扩散。 第2章集成电路工艺基础 1)扩散方程 一维情况下,杂质扩散由式(25)描述: 式中:J是单位面积杂质的传输速率(杂质流密度),单位为个粒子/(cm2s);N(x,t)是杂质的浓度,单位为个粒子/cm3;D是扩散系数,单位为cm2/s;x是杂质运动方向的坐标,单位为cm;t是扩散时间,单位为s。 第2章集成电路工艺基础 式(25)表明单位面积、单位时间杂质的局部传输速率,与杂质的浓度梯度成正比,比例常数就是扩散系数,它反映了扩散速度的快慢。扩散系数与温度的关系很大,生产中一般是在10001200的高温下进行的。在一定的扩散条件下(包括温度),杂质浓度不高时可认为扩散系数是常数。公式中的负号表明杂质是由浓度高的地方向浓度低的地方扩散的。根据质量守衡定律,杂质浓度随时间的变化要与扩散通量随位置的变化相等,即 (26) 第2章集成电路工艺基础 将式(25)带入式(26)即得 (27) 式(27)即为扩散方程。扩散方程描述了在杂质扩散的过程中,硅片中各点处杂质浓度与时间的关系。当扩散时间一定时,杂质的分布就定下来了,这个分布可由求解扩散方程得到(应该注意的是,对于不同的初始条件,扩散方程的解是不同的)。这样,在杂质的分布达到要求时迅速将温度降至室温,这时扩散系数很小,可认为扩散已经停止,则高温时形成的结果被固定下来,这就是扩散的基本原理。 第2章集成电路工艺基础 2)两种表面源的扩散分布 对于不同的初始条件,扩散方程的解是不同的。下面分析两种简单的初始条件下扩散方程的解,以便了解扩散的基本规律。(1)恒定表面源扩散。恒定表面源扩散是指在扩散的过程中,硅片表面的扩散源的浓度(NS)始终保持不变,即在x0处始终有N(0,t)NS,这称为扩散方程的边界条件;同时,在扩散开始的时候(t0时),硅片内没有杂质,这称为扩散方程的初始条件。这样来求解扩散方程(27),就可得到满足扩散方程边界条件和初始条件的扩散方程的解,即杂质在硅片内的浓度与扩散时间和位置的关系: 第2章集成电路工艺基础 (2-8)其中: 其值可由余误差函数积分表查出。 是余误差函数,第2章集成电路工艺基础 图22恒定表面源扩散 第2章集成电路工艺基础 (2)有限表面源的扩散分布。扩散的杂质源在扩散开始前已积累在硅片表面一薄层内(x0) 初始条件: 第2章集成电路工艺基础 通过一定的运算,可求得满足上述边界和初始条件的扩散方程(27)的解为 (29) 式(29)是高斯分布,这说明在有限表面源条件下扩散时,杂质的分布是高斯分布。由式(29)可见,表面浓度是时间的函数。图23是根据式(29)得到的与三个不同的扩散时间相对应的硅片内杂质浓度的分布曲线。由图23可以看出,随着扩散时间的增加,杂质进入硅片内部的深度在增加,而硅片表面杂质的浓度却在下降。 第2章集成电路工艺基础 图23有限表面源扩散 第2章集成电路工艺基础 3)常用扩散方法(1)液态源扩散。这种方法是使保护气体(如氮气、氩气)通过含有杂质元素的液态源,携带杂质蒸气进入高温扩散炉内的石英管中,杂质蒸气经高温热分解并与硅片表面的硅原子反应,生成杂质原子,然后以杂质原子的形式向硅片内扩散。液态源扩散具有设备简单、操作方便、重复性好等优点,是生产中常采用的一种扩散方式。 第2章集成电路工艺基础 图24氮化硼扩散示意图 第2章集成电路工艺基础 (2)片状源扩散。这种方法是将含有杂质元素的固态扩散源做成片状,并将它与硅片间隔地放置在扩散炉内进行扩散。生产中掺硼扩散时常采用的氮化硼(NB)扩散就属于片状源扩散,如图24所示。扩散的过程是:先向扩散炉内通氧气,使表面的氮化硼与氧气发生反应生成三氧化二硼,然后改通氮气进行扩散,三氧化二硼与硅反应生成硼和二氧化硅,硼原子在高温下向硅片内进行扩散。 第2章集成电路工艺基础 (3)固固扩散。这种方法是在硅片表面先生成一层含有一定量杂质的薄膜,然后在高温下使这些杂质向硅片内扩散。磷、硼、砷等杂质都可通过这种方式扩散。掺杂的薄膜可以是掺杂的氧化物、多晶硅、氮化物等,其中以掺杂氧化物最为常用。(4)涂层扩散。这种方法是将杂质掺到化合物溶液中,并将这种含有杂质的化合物溶液涂布在硅片表面,在保护环境下进行高温扩散。SiO2乳胶是一种常用于涂层扩散的化合物。 第2章集成电路工艺基础 2.离子注入技术离子注入技术将杂质元素的原子离子化,使其成为带电的杂质离子,然后用电场加速这些杂质离子,使其获得极高的能量并直接轰击半导体基片。当这些杂质离子进入半导体基片后,受到半导体原子的阻挡停了下来,这样就在半导体基片内形成了一定的杂质分布。由此可见,离子注入技术和扩散技术一样,也是一种掺杂工艺,但离子注入技术和扩散技术的机理不同。离子注入技术有其自身的特点:注入温度低(约400),避免了高温处理;通过控制注入的电学条件可精确控制掺杂的浓度和结深,杂质浓度不受材料固有浓度影响;可采用离子注入的元素种类多,注入纯度高;可实现大面积薄而均匀的掺杂,横向扩散小。离子注入结束后,还要对半导体基片进行退火处理,这是因为高能量的杂质离子进入半导体基片(如硅片),使得一部分硅原子离开了原来的位置,造成晶格损伤,杂质离子也不是正好处在原来硅原子的位置上。退火通常是在氮气的保护下使硅片在一定温度下保持一段时间,从而使晶格恢复,也使杂质离子进入替代硅原子的位置而激活,起到施主或受主的作用。 第2章集成电路工艺基础 图25对称高斯分布 第2章集成电路工艺基础 理论分析表明,硅片中注入的杂质离子的分布近似为对称高斯分布(如图25所示),杂质浓度最大的地方离硅片表面有一定的距离。离子注入法之所以会形成这样的分布,是因为杂质离子在电场加速后进入硅片,受到硅原子的阻挡,能量完全耗尽后才停留在硅片内,能量大的离子就可能注入得深一些,而能量小的离子就注入得浅一些,而各个离子所携带的能量并不相同,能量小的和能量大的都是少数,而能量居中的是多数,这样就形成了如图25所示的分布。离子注入技术已是CMOS的主导工艺,但高浓度掺杂和深结掺杂一般仍采用扩散技术。 第2章集成电路工艺基础 2.2.3光刻工艺光刻工艺光刻工艺是指借助于掩膜版(Mask),并利用光敏的抗蚀涂层发生光化学反应,结合刻蚀方法在各种薄膜上(如SiO2薄膜、多晶硅薄膜和各种金属膜)刻蚀出各种所需要的图形,实现掩膜版图形到硅片表面各种薄膜上图形的转移的一种工艺。利用光刻工艺所刻出的图形,就可实现选择掺杂、选择生长、形成金属电极及互连等目的。生产过程中,光刻往往要反复进行多次。光刻质量的好坏对集成电路的性能影响很大,所能刻出的最细线条已成为影响集成电路所能达到的规模的关键工艺之一。在保证一定成品率的条件下,一条生产线能刻出的最细线条就代表了该生产线的工艺水平。如果某一条生产线能刻出的最细线条是0.18m,就称该生产线是0.18m工艺线。 第2章集成电路工艺基础 光刻系统由曝光机、掩膜版、光刻胶等组成,其主要指标有:(1)分辨率W(resolution),即光刻系统所能分辨和加工的最小线条尺寸;(2)焦深(DepthofFocus,DOF),即投影光学系统可清晰成像的尺寸范围;(3)关键尺寸(CriticalDimension,CD)控制;(4)对准和套刻精度(AlignmentandOverlay);(5)产率(Throughout);(6)价格。 第2章集成电路工艺基础 光刻所用的光刻胶有正胶和负胶两种。光刻胶膜本来不能被溶剂所溶解,当受到适当波长的光(如紫外光)照射后发生光分解反应,才变为可溶性的物质,这种胶称为正胶。与此相反,光刻胶膜本来可以被溶剂所溶解,只有当受到适当波长的光(如紫外光)照射后发生光聚合反应而硬化,变为不可溶性的物质,这种胶称为负胶。与此相对应,光刻掩膜版也有正版和负版之分。版子上的图形与刻蚀出来的衬底表面的掩膜图形相同,这种光刻掩膜版称为正版。以光刻SiO2薄膜为例,如果采用正版,版子上某个位置如果是窗口,则刻出来的SiO2薄膜相应位置也应该是窗口。负版则正好与正版相反。因此光刻胶如果采用正胶(负胶),光刻版也要采用正版(负版)。 第2章集成电路工艺基础 图26光刻工艺步骤(负胶)(a)涂光刻胶;(b)前烘;(c)曝光;(d)显影;(e)坚膜;(f)腐蚀;(g)去胶 第2章集成电路工艺基础 (1)涂胶。在硅片表面的SiO2薄膜上均匀地涂上一层厚度适当的光刻胶,使光刻胶与SiO2薄膜粘附良好。(2)前烘。为了使胶膜里的溶剂充分挥发,使胶膜干燥,以增加胶膜与SiO2薄膜的粘附性和胶膜的耐磨性,涂胶后要对其进行前烘。前烘常用的方法有两种:一种是在80恒温干燥箱中烘1015分钟,另一种是用红外灯烘焙。(3)曝光。将光刻版覆盖在涂好光刻胶的硅片上,用紫外线进行选择性照射,使受光照部分的光刻胶发生化学反应。(4)显影。经过紫外线照射后的光刻胶部分,由于发生了化学反应而改变了它在显影液里的溶解度,因此将曝光后的硅片放入显影液中就可以显示出需要的图形。对于负胶来说,未受紫外光照射的部分将被显影液洗掉。 第2章集成电路工艺基础 (5)坚膜。显影以后,光刻胶膜可能会含有残留的溶剂而被泡软、膨胀,所以要对其进行坚膜。坚膜常用的方法是将显影后的硅片放在烘箱里,在180200温度下烘大约30分钟。坚膜使光刻胶与SiO2薄膜接触得更紧,也增加了胶膜本身的抗蚀能力。(6)腐蚀。用适当的腐蚀液将没有被光刻胶覆盖而暴露在外面的SiO2薄膜腐蚀掉,光刻胶及其覆盖的SiO2薄膜部分则被完好地保留下来。腐蚀有干法腐蚀和湿法腐蚀两种。(7)去胶。腐蚀完后,将留在SiO2薄膜上的胶膜去掉。去胶也有干法去胶和湿法去胶两种。 第2章集成电路工艺基础 2.2.4外延工艺外延工艺1.外延技术的重要性外延技术的重要性外延生长是指用化学气相淀积的方法在单晶衬底上沿原来晶向向外延伸,生长出一薄层单晶层。1960年外延生长技术发明以后,在半导体器件生产中一直起着巨大的作用。其作用主要包括：(1)比较好地解决了双极集成电路中的隔离问题,成为双极集成电路生产中的关键工艺之一。 第2章集成电路工艺基础 (2)比较好地解决了高频大功率晶体管对集电区材料电阻率要求的矛盾,提高了高频大功率特性。根据晶体管的工作原理,提高频率特性要求减小集电区串联电阻rc,为此要求降低集电区材料的电阻率c;但要增大功率,就要求提高电源电压,为此必须提高集电结击穿电压,这就要求提高集电区电阻率c。采用外延技术可较好地解决这个矛盾:在低电阻率衬底上生长一层电阻率较高的薄外延层,如图27所示。高阻外延层集电区满足了高击穿电压的要求,低电阻率的衬底则降低了集电极串联电阻rc。 第2章集成电路工艺基础 (3)通过外延可以在一种单晶材料衬底上生长另一种材料的单晶薄层,而且控制气相反应中的杂质可以方便地形成不同导电类型、不同杂质浓度且杂质分布陡峭的外延层,这就较好地满足了某些特殊器件对材料结构和杂质分布的特殊要求。 第2章集成电路工艺基础 图27外延技术(a)非外延晶体管;(b)外延晶体管 第2章集成电路工艺基础 2.外延生长原理外延生长原理1)气相外延外延生长方法有多种,例如砷化锌器件多用液相外延。在硅集成电路生产中通常采用气相外延。具体方法有以下两种。(1)气相四氯化硅在加热的硅衬底表面与氢气反应,还原出硅原子淀积在硅表面上。其反应为 SiCl4+2H2Si+4HCl (210) 第2章集成电路工艺基础 (2)硅烷热分解: SiH4Si+2H2 从外延生长反应看,它也属于化学气相淀积范畴。在外延生长过程中可同时掺入一定量三价或五价杂质原子的化合物。通过控制掺入的气相杂质类型和流量,就可控制外延层的导电类型和电阻率。 第2章集成电路工艺基础 2)外延生长设备特点图28为外延生长设备示意图。通入PH3是为了在外延层中掺入磷原子。该设备的最大特点是加热方式与热氧化炉、扩散炉均不相同。根据生长原理,只要温度达到外延生长要求的温度(一般为10002000),该区域上就会淀积一层硅。若采取像高温扩散炉那样的电阻丝加热方法,则整个石英管壁上都会淀积上一层硅。因此外延生长设备必须采用局部加热的方法,即只在放硅衬底的位置加热。生产中常用高频加热方法:硅衬底片放在具有一定电阻率的石墨板上,在石英管外通过高频线圈施加高频电场使石墨感应加热。另外还有一种红外加热的方法,即将红外辐射直接聚焦到放置硅片的衬底材料上,使其加热达到要求的温度。第2章集成电路工艺基础 图28外延设备示意图 第2章集成电路工艺基础 3.外延层质量要求外延层质量要求外延生长与掺杂技术的目的类似,都是形成具有一定导电类型和杂质浓度的半导体层,其质量要求主要有下面几点:(1)具有一定的厚度,且厚度均匀。(2)掺杂浓度(表现为电阻率)均匀并符合设计要求。(3)位错、层错、麻坑、雾状缺陷、伤痕等缺陷尽量少。(4)杂质分布满足要求。 第2章集成电路工艺基础 4.外延新技术外延新技术在VLSI发展中,要求生长薄层外延(指厚为0.53.0m的外延层),甚至原子层厚的外延层。只对原有外延方法进行工艺改进已满足不了超薄外延生长的需要,因此发展了下述两种全新的外延生长方法。1)分子束外延(MBE)分子束外延生长技术实际上是一种超高真空“蒸发”方法。即在10-1010-11Torr的超高真空环境下,加热外延层组分元素,使之形成定向分子流,即分子束(这时真空度降至10-9Torr)。该分子束射向具有一定温度的衬底(一般为400800),就淀积于衬底表面形成单晶外延层。生长速度一般在(0.010.3)m/min之间。分子束外延的优点是:外延层质量好,杂质分布及外延层厚度均受控。但其生长速度慢,且设备价格相当昂贵。 第2章集成电路工艺基础 2)原子层外延技术采用分子束外延技术,虽然可以根据生长速度,通过控制生长时间来实现原子层膜厚的控制，但在这种方法中,由于温度、气流、分子束强度等因素不可避免地存在随机起伏,生长速度也随之变化,因此很难通过控制时间来实现原子层级的膜厚控制。近几年出现的原子层外延则比较好地解决了这一问题。该方法的核心是实现了以原子层为单位的自限制生长机构。具体做法是:在生长过程中,交替向外延反应室中提供族和族气体源,使外延层只能以单层原子层的速率生长。通过控制这种交替提供族和族气体源的次数,也就控制了生长的外延层中原子层的层数。 第2章集成电路工艺基础 2.2.5金属化工艺金属化工艺集成电路结构形成后,电路中各元器件表面要制备电极,元器件间要实现互连,这些都是通过金属化工艺实现的。其过程是:首先在管芯表面有关位置绝缘层上用光刻方法刻出引线接触孔,然后在管芯表面淀积一层作为电极和互连材料的金属层并用光刻方法留下所需的金属层图形。最后进行一次合金化,使接触孔处的金属层与硅材料间形成比较好的欧姆接触。 第2章集成电路工艺基础 1.金属化材料的选用金属化材料的选用1)互连金属化材料的要求(1)导电性能好,引起的损耗小。(2)与N型和P型硅之间都能形成粘附性好的欧姆接触部分。(3)性能稳定。要求金属化工艺完成后,金属化材料不和硅发生反应,金属化的特性不受外界环境条件的影响,工作过程中金属化层的完整性不会发生变化。 第2章集成电路工艺基础 (4)台阶覆盖性能好。由于生产中多次进行氧化和光刻,管芯表面不是完全平整的。特别是在接触窗口处,氧化层出现较大的台阶。金属化层应该能盖住管芯表面的所有台阶,防止台阶处金属化层变薄甚至出现断条情况。(5)工艺相容。要求淀积金属时不应改变已有器件的特性,能用普通的光刻方法形成需要的金属化图形。 第2章集成电路工艺基础 2)常用的金属化材料(1)铝。可以说没有一种金属称得上是完全满足上述要求的最好材料。相比较而言,铝是一种能基本满足这些条件的金属。它与P型硅以及掺杂浓度大于51019/cm3的N型硅都能形成低阻欧姆接触。接触电阻大小与掺杂浓度有关。目前一般集成电路生产中都采用铝作为互连材料。但用铝作为金属化材料存在下述问题:电迁移现象。金属化铝是一种多晶结构,有电流通过时,铝原子受到运动的导电电子作用,沿晶粒边界向高电位端迁移,结果金属化层高电位处出现金属原子堆积,形成小丘、晶须,导致相邻金属走线间短路,低电位处出现金属原子的短缺而形成空洞导致开路。当电流密度大于105A/cm2,温度高于150时,铝的电迁移现象比较明显,影响了其使用可靠性。 第2章集成电路工艺基础 铝硅互溶问题。硅在铝中有一定固溶度,随着接触孔处硅向铝中的溶解,在硅中形成深腐蚀坑。铝也向硅内部渗透,某些位置渗透深度较深。当渗透入硅中的铝到达结面时引起PN结漏电增加,甚至短路。对浅PN结,此问题比较严重。因此在大规模、超大规模集成电路中要采用其他金属化材料。 第2章集成电路工艺基础 (2)铝硅合金。采用含少量硅的铝合金作为金属化材料。由于合金中硅的含量已接近或超过硅在铝中的固溶度,因此采用此种金属化材料后,接触孔处基本不出现硅和金属化材料间的互溶问题。通常结深小于1m的器件就应采用98Al2Si的合金材料。(3)铝铜合金。铝中掺入铜后,铜原子在多晶状铝的晶粒边界处分凝,阻止铝原子沿晶粒边界运动,对铝的电迁移有较大的抑制作用。生产中采用96Al4Cu可使产生电迁移的临界电流值扩大10倍。 第2章集成电路工艺基础 (4)重掺杂多晶硅。20世纪70年代初,在MOS集成电路中开始用重掺杂多晶硅薄膜代替金属铝作为MOS器件的栅极材料并同时形成互连,与铝金属层一起形成一种“双层”布线结构,给大规模MOSIC的设计提供了更大的灵活性,并有利于电路特性的提高。在1兆位的MOSIC中也还是采用这种互连线结构。多晶硅生长主要采用低压化学气相淀积的方法。 第2章集成电路工艺基础 (5)难熔金属硅化物。多晶硅电阻率较高,当IC中线条细至1m以下时,多晶硅互连线已成为限制IC速度提高的主要障碍,为此出现了难熔金属硅化物/多晶硅复合栅和互连技术。目前在VLSI中采用的有难熔金属Ti、Mo、W、Ta及其硅化物。由于硅化物在形成过程中会产生较大的应力,在薄栅氧化层及其硅衬底中引入缺陷,使MOS器件的电学特性和稳定性变坏,因此目前多采用硅化物/多晶硅复合栅和互连结构,如此便可直接在多晶硅上采用蒸发、溅射或化学气相淀积的方法淀积难熔金属,加热形成硅化物。此工艺与现有硅栅工艺相容,已被广泛用于VLSI中。今后也有可能直接使用难熔金属作为栅和互连材料。 第2章集成电路工艺基础 2.金属层淀积工艺金属层淀积工艺1)真空蒸发方法此方法指在高真空中使金属原子获得足够能量,脱离金属表面束缚成为蒸气原子,在其飞行途中遇到基片就淀积在基片表面上形成一层金属薄膜。按提供能量的方式不同,该方法又分为以下两种:(1)钨丝加热蒸发。在钨丝上挂有金属材料(如Al丝),当电流通过钨丝时产生欧姆热,使金属材料熔化蒸发。由于钨丝会带来杂质污染,特别是对半导体表面状态影响很大的钠离子沾污,并且用此法很难淀积高熔点金属和合金薄膜,因此目前较少采用此法。 第2章集成电路工艺基础 (2)电子束蒸发。由加热灯丝产生的电子束通过电磁场,在电场加速下具有足够高能量的电子束由磁场控制偏转运动方向,使其准确打到蒸发源材料中心表面上。高速电子与蒸发源表面碰撞时放出能量,使蒸发源材料熔融蒸发。此法的主要优点是淀积膜纯度高,钠离子污染少。第2章集成电路工艺基础 2)溅射技术在真空中充入一定的惰性气体,在高压电场作用下气体放电形成离子,离子受强电场加速，轰击靶源材料使其原子逸出,高速溅射到硅片上淀积成需要的薄膜。用溅射方法能形成合金和难熔金属薄层。 第2章集成电路工艺基础 3.金属化互连系统结构金属化互连系统结构根据IC中几何尺寸的不同,金属化互连系统的结构也有下述几种不同形式。(1)单层金属化系统。即金属化互连系统只包括一种金属(或合金)材料,例如纯铝或铝硅、铝铜、铝硅铜合金。这是目前在一般集成电路中用得较普遍的结构。第2章集成电路工艺基础 (2)多层金属化系统。在PN结较浅时,为了防止Al在硅中的渗透引起PN结特性的退化,往往采用多层金属化结构。该结构示意图如图29所示。这时直接与硅接触的是一层铂,称之为接触层,它与硅可以在相当低的温度下形成稳定的硅化物,是比较理想的接触层。铝因其导电性能好,所以仍用作导电层。由于铝与铂反应生成Al2Pt,使硅在其中溶解扩散,导致接触失效,因此在铝和铂之间加一层钨钛复合层作为阻挡层,形成一种接触层阻挡层导电层的多层金属化结构。实际上前面介绍的多晶硅/难熔金属硅化物也属于多层金属化类型。 第2章集成电路工艺基础 图29多层金属化结构 第2章集成电路工艺基础 (3)多层布线技术。随着VLSI复杂程度的增加,金属互连线的布线越来越复杂。占用的芯片面积也越来越大。在VLSI中互连线占用的面积甚至达到芯片总面积的80。为此,在IC中也可像多层印制电路版那样,采用多层布线技术。即首先形成一层金属化互连线,然后在其上生长一层绝缘层,并在该绝缘层上开出接触孔后形成第二层金属化互连线。目前VLSI中已有采用四层布线的情况,这样可增加设计灵活性,减小芯片面积,提高集成度。当前要解决的关键技术问题是不同层间的互连及层间绝缘层的平坦化问题。 第2章集成电路工艺基础 4.合金合金金属铝淀积在管芯表面,经过光刻就得到需要的电极和互连图形。为了形成较好的欧姆接触,要在真空或氢、氦、氯等保护气体中进行500的1015min的合金化处理。这时接触窗口处硅和铝层以一定比例互溶,在铝硅界面形成很薄的铝硅合金层,实现低阻欧姆接触。 第2章集成电路工艺基础 2.2.6制版工艺制版工艺1.集成电路生产中光刻版的质量要求集成电路生产中光刻版的质量要求在集成电路生产过程中,要进行多次光刻。制版工艺就是提供光刻所需要的多块(一般为几到十几块)光刻掩膜版。集成电路管芯的成品率与多种因素有关,但首要因素是每次光刻后图形的成品率,这显然与光刻掩膜版的质量密切相关。例如,若每块掩膜版上图形成品率为90,对采用6块光刻版的生产工艺,其管芯图形成品率只为(90%)653%;采用10块光刻版的话,管芯图形成品率只为(90%)1035%;要采用15块光刻版的话,管芯图形成品率就降到(90%)1521%。最后的集成电路管芯成品率当然比图形成品率还要低。由此可见光刻掩膜版的质量将直接影响电路生产的成品率。除要求掩膜版图形缺陷少外,为了保证器件特性质量,还要求图形准确,无畸变,各层掩膜版之间能互相套准。目前一般集成电路的套刻精度为12m,对要求较高的器件,套刻精度应达到0.25m。 第2章集成电路工艺基础 2.制版工艺过程制版工艺过程制版工艺与照相制版非常相似,图210为常规的制版工艺流程示意图。 第2章集成电路工艺基础 图210制版工艺流程 第2章集成电路工艺基础 (1)版图总图绘制。在版图设计完成后,一般将其放大1001000倍(通常为500倍),在坐标纸上画出版图总图。(2)刻分层图。生产过程中需要几次光刻版,总图上就含有几个层次的图形。为了分层制出各次光刻版,首先分别在表面贴有红色膜的透明聚酯塑料胶片(称为红膜)的红色薄膜层上刻出各个层次的图形,揭掉不要的部分,形成红膜表示的各层次图形。这一步又称为刻红膜。 (3)初缩。对红膜图形进行第一次缩小,得到大小为最后图形十倍的各层初缩版。其过程与照相完全一样。 第2章集成电路工艺基础 (4)精缩及分布重复。一个大圆硅片上包含有成百上千的管芯,所用的光刻版上当然就应重复排列有成百上千个相同图形。因此本步任务有两个:首先将初缩版的图形进一步缩小为最后的实际大小,并同时进行分步重复,得到可用于光刻的正式掩膜版。直接由精缩和分步重复得到的掩膜版叫做母版。(5)复印。在集成电路生产的光刻过程中,掩膜版会受磨损产生伤痕,使用一定次数后就要换用新掩膜版,因此同一掩膜工作版的需要数量是很大的,若每次工作版都采用精缩得到的母版是很不经济的。因此在得到母版后要采用复印技术复制多块掩膜工作版供光刻用。 第2章集成电路工艺基础 3.计算机辅助制版计算机辅助制版随着VLSI规模的增大,图形线条变细,上面介绍的常规制版方法已满足不了要求,为此逐步发展了计算机辅助制版方法。与常规方法相比,计算机辅助制版主要采用了两项新技术。(1)版图数据处理技术。采用计算机版图设计方法,将设计好的版图送入计算机,并分层得到各图形的坐标数据,生成满足一定格式的“数据带”。此技术又称为PG(PatternGenerator)。(2)图形发生器技术。按照分层图形数据,图形发生器直接在底版上曝光形成所要的掩膜初缩版。按图形发生器中光源的不同,分为光学图形发生器和电子束图形发生器两种。 第2章集成电路工艺基础 4.光刻掩膜版的检查光刻掩膜版的检查(1)尺寸测量。用光电检测方法将掩膜上的图形变换为电信号,检查图形尺寸是否符合设计要求。(2)套刻精度测量,检查图形重复精度。一般套刻误差应小于最细条宽的1/10。(3)缺陷检查。一般用显微镜目检,检查掩膜图形是否有畸变,透明部分是否有小岛,不透明部分是否有针孔等。 第2章集成电路工艺基础 2.3双极集成电路的基本制造工艺双极集成电路的基本制造工艺 2.3.1典型的双极集成电路工艺典型的双极集成电路工艺双极集成电路的基本制造工艺可粗略地分为两类。一类为在元器件间做电隔离区。隔离的方法有多种,如PN结隔离、全介质隔离及PN结介质混合隔离等。采用这种制造工艺的双极集成电路有线性/ECL、TTL/DTL、STTL电路,这三种电路的制造工艺基本相同,其中线性/ECL比TTL电路少掺金工序,STTL电路工艺虽不掺金,但多了制作肖特基势垒二极管(SBD)的工序。另一类为元器件间自然隔离。I2L电路采用了这种制造工艺,其具体工艺在参考文献1中有介绍。 第2章集成电路工艺基础 下面,以典型的PN结隔离的掺金TTL电路工艺为代表,来介绍双极集成电路的工艺和设计。典型的PN结隔离的掺金TTL电路工艺流程如图211所示。因为每次光刻后,氧化、扩散前都要进行化学清洗,所以总的工序有40道左右。图中只列出了主要的工序,没有列出化学清洗及中测以后的工序,如裂片、压焊、封装等后工序,但我们对后工序要有足够的重视,因为后工序所占的成本比例较大,对产品成品率的影响也较大。 第2章集成电路工艺基础 图211典型的PN结隔离的掺金TTL电路工艺流程 第2章集成电路工艺基础 2.3.2双极集成电路中元件的形成过程和元件结构双极集成电路中元件的形成过程和元件结构 由典型的PN结隔离的掺金TTL电路工艺制作的集成电路中的晶体管的剖面图如图212所示,它基本上由表面图形(由光刻掩膜决定)和杂质浓度分布决定。下面结合主要工艺流程来介绍双极型集成电路中元器件的形成过程及其结构。 第2章集成电路工艺基础 图212典型数字集成电路中NPN晶体管的剖面图 第2章集成电路工艺基础 1.衬底选择衬底选择对于典型的PN结隔离双极集成电路来说,衬底一般选用P型硅。为了提高隔离结的击穿电压而又不使外延层在后续工艺中下推太多,衬底电阻率选10cm。为了获得良好的PN结面,减少外延层的缺陷,选用(111)晶向,稍偏离25。 第2章集成电路工艺基础 2.第一次光刻第一次光刻N+隐埋层扩散孔光刻隐埋层扩散孔光刻第一次光刻(即光1)的掩膜版图形及隐埋层扩散后的芯片剖面图如图213所示。由于集成电路中的晶体管是三结四层结构,集成电路中各元件的端点部从上表面引出,并在上表面实现互连,因此为了减小晶体管集电极的串联电阻,减小寄生PNP管的影响,在制作元器件的外延层和衬底之间需要作N-隐埋层。隐埋层杂质的选择原则是:杂质固溶度大,以使集电极串联电阻降低;高温时在硅中的扩散系数要小,以减小外延时隐埋层杂质上推到外延层的距离;与硅衬底的晶格匹配好,以减小应力。因此最理想的隐埋层杂质是砷(As)。 第2章集成电路工艺基础 图213第一次光刻的掩膜版图形及隐埋层扩散后的芯片剖面 第2章集成电路工艺基础 3.外延层淀积外延层淀积外延层淀积后的芯片剖面图如图214所示。外延层淀积时应考虑的设计参数主要是外延层电阻率epi和外延层厚度Tepi。为了使结电容Cjs、Cjc小,击穿电压U(BR)CBO高,以及在以后的热处理过程中外延层下推的距离小,epi应选得高一些;为了使集电极串联电阻rcs小和饱和压降UCES小,又希望epi低一些。这两者是矛盾的,需加以折中。对于TTL电路来说,电源电压UCC5V,所以对U(BR)CBO的要求不高,但对rcs、UCES的要求高,所以可以选取epi0.2cm,相应的厚度也较小,Tepi37cm;而对于模拟电路来说,主要考虑工作电压,工作电压越高,epi也应选得越高,相应地Tepi也较大。一般模拟电路的外延层电阻率epi0.55cm,厚度Tepi为717cm。外延层厚度Tepi应满足: 第2章集成电路工艺基础 图214外延层淀积后的芯片剖面第2章集成电路工艺基础 Tepixjcxmc+TBL-uPtepi-ox (212) 式中:xjc为基区扩散的结深;xmc为集电结耗尽区的宽度;TBL-uP为隐埋层上推的距离;tepi-ox为外延淀积后各道工序生成的氧化层所消耗的外延层厚度。 第2章集成电路工艺基础 4.第二次光刻第二次光刻P隔离扩散孔光刻隔离扩散孔光刻隔离扩散的目的是在硅衬底上形成许多孤立的外延层岛,以实现各元件间的电绝缘。实现隔离的方法很多,有反偏PN结隔离、介质隔离、PN结介质混合隔离等。各种隔离方法各有优缺点。由于反偏PN结隔离的工艺简单,与元件制作工艺基本相容,因而成为目前最常用的隔离方法,但此方法的隔离扩散温度高(T1175),时间长(t2.53h),结深可达57m,所以外推较大。此工艺称为标准隐埋集电极(standardburiedcol1ector,SBC)隔离工艺。在集成电路中,P型衬底接最负电位,以使隔离结处于反偏,达到各岛间电绝缘的目的。 第2章集成电路工艺基础 图215隔离扩散(a)隔离扩散孔的掩膜版图形(阴影区);(b)隔离扩散后硅片剖面图 第2章集成电路工艺基础 5.第三次光刻第三次光刻P型基区扩散孔光刻型基区扩散孔光刻此次光刻决定NPN管的基区以及基区扩散电阻的图形。基区扩散孔的掩膜版图形及基区扩散后的芯片剖面如图216所示。 第2章集成电路工艺基础 图216基区扩散(a)基区扩散孔的掩膜版图形(阴影区);(b)基区扩散后的芯片剖面图 第2章集成电路工艺基础 6.第四次光刻第四次光刻N+发射区扩散孔光刻发射区扩散孔光刻此次光刻还包括集电极和N型电阻的接触孔以及外延层的反偏孔。由于只有当N型硅的杂质浓度ND1019cm-3时,Al和NSi的接触才能形成欧姆接触,因此必须进行集电极接触孔N扩散。此次光刻版的掩膜图形和N+发射区扩散后的芯片剖面如图217所示。 第2章集成电路工艺基础 图217N+发射区和引线接触区扩散(a)掩膜版图形(阴影区);(b)扩散后的芯片剖面图 第2章集成电路工艺基础 7.第五次光刻第五次光刻引线接触孔光刻引线接触孔光刻 图218金属化内连线(a)第五次光刻掩膜版图形(阴影区);(b)形成内连线后的芯片复合图形;(c)剖面图 第2章集成电路工艺基础 8.第六次光刻第六次光刻金属化内连线光刻金属化内连线光刻此次光刻版的掩膜版的反刻铝形成金属化内连线后的芯片复合图及剖面图如图218(b)、(c)所示。图219给出了在双极型模拟电路中使用的放大管和双极型数字电路中使用的开关管的工艺复合图。由图可见,模拟电路中的放大管的版图面积比数字集成电路中用的开关管的面积大,这是由于模拟电路的电源电压高,要求放大管的击穿电压U(BR)CBO高,因此选用外延层的电阻率epi较高,厚度Tepi较厚,结深xjc较深。于是耗尽区宽度增加,横向扩散严重,因而使晶体管的版图面积增大。 第2章集成电路工艺基础 图219集成电路中双极型晶体管的工艺复合图(图中各数字均以m为单位)(a)典型的模拟集成电路用的放大管;(b)数字集成电路用的开关管 第2章集成电路工艺基础 2.4CMOS集成电路的基本制造工艺集成电路的基本制造工艺2.4.1MOS集成电路的基本制造工艺集成电路的基本制造工艺MOS集成电路根据其有源器件导电沟道的不同,又可分为PMOS集成电路、NMOS集成电路和CMOS集成电路。在PMOS、NMOS集成电路中,又因其负载元件的不同而分为E/R(电阻负载)、E/E(增强型MOS管负载)、E/D(耗尽型MOS管负载)MOS集成电路。各种MOS集成电路的制造工艺不尽相同,根据栅电极的不同可分为铝栅工艺(栅电极为铝)和硅栅工艺(栅电极为掺杂多晶硅)。由于CMOS集成电路具有低的静态功耗、宽的电源电压范围、宽的输出电压幅度(无阈值损失),且具有高速度、高密度的潜力,又可和NMOS集成电路一样与TTL电路兼容,因此使用比较广泛。本节主要介绍N沟硅栅E/DMOS集成电路制造工艺。图220是N沟硅栅E/DMOS集成电路的工艺流程示意图及芯片剖面图。 第2章集成电路工艺基础 图220N沟硅栅E/DMOSIC的工艺流程及芯片剖面图 第2章集成电路工艺基础 其主要工序如下:(1)长薄氧60nm(见图220(a)。(2)淀积Si3N4150nm(见图220(b)。(3)场区光刻(光)场区注入(见图220(c)。(4)场区氧化去除Si3N4及背面氧化层(见图220(d)。(5)二次薄氧40nm(见图220(e)。(6)D管光刻(光)D管注入(见图220(f)。 第2章集成电路工艺基础 (7)E管光刻(光)E管注入;去除有源区薄氧栅氧化85nm。埋孔光刻(光)多晶硅淀积磷扩散漂PSG(见图220(g)。(8)多晶硅光刻(光)源、漏区注入(见图220(h)。(9)低温氧化500550nm(见图220(i)。(10)引线孔光刻(光);铝淀积11.2m(见图220(j)。(11)反刻铝(光)合金(见图220(k)。 第2章集成电路工艺基础 2.4.2CMOS集成电路工艺集成电路工艺 1.P阱硅栅阱硅栅CMOS工艺和元件的形成过程工艺和元件的形成过程典型的P阱硅栅CMOS工艺从衬底清洗到中间测试,总共50多道工序,需要5次离子注入,连同刻钝化窗口,共10次光刻。下面结合主要工艺流程(5次离子注入、10次光刻)来介绍P阱硅栅CMOS集成电路中元件的形成过程。图221是P阱硅栅CMOS反相器的工艺流程及芯片剖面示意图。(1)光阱区光刻,刻出阱区注入孔(见图221(a)。(2)阱区注入及推进,形成阱区(见图221(b)。(3)去除SiO2,长薄氧,长Si3N4(见图221(c)。 第2章集成电路工艺基础 (4)光有源区光刻,刻出P管、N管的源、漏和栅区(见图221(d)。(5)光N管场区光刻,刻出N管场区注入孔;N管场区注入,以提高场开启,减少闩锁效应及改善阱的接触(见图221(e)。(6)长场氧,漂去SiO2及Si3N4(见图221(f),然后长栅氧。(7)光P管区光刻(用光的负版);P管区注入,调节PMOS管的开启电压(见图221(g),然后长多晶。(8)光多晶硅光刻,形成多晶硅栅及多晶硅电阻(见图221(h)。 第2章集成电路工艺基础 (9)光P+区光刻,刻去P管区上的胶;P区注入,形成PMOS管的源、漏区及P保护环(见图221(i)。(10)光N区光刻,刻去N区上的胶(可用光的负版);N区注入,形成NMOS管的源、漏区及N保护环(见图221(j)。(11)长PSG(见图221(k)。(12)光引线孔光刻。可在生长磷硅玻璃后先开一次孔,然后在磷硅玻璃回流及结注入推进后再开第二次孔(见图221(l)。(13)光铝引线光刻;光压焊块光刻(见图221(m)。第2章集成电路工艺基础 图221P阱硅栅CMOS反相器的工艺流程及芯片剖面示意图 第2章集成电路工艺基础 2.N阱硅栅阱硅栅CMOS工艺工艺N阱CMOS工艺的优点之一是可以利用传统的NMOS工艺,只作一些改进,就可以形成N阱工艺。图222是典型的N阱硅栅CMOS反相器的工艺流程及芯片剖面的示意图,由图可见其工艺制造步骤类似于P阱CMOS工艺(除了采用N阱外)。第一步是确定N阱区,第二步是低剂量的磷注入,然后在高温下扩散推进,形成N阱。接下来的步骤是确定器件的位置和其他扩散区、生长场氧化层、生长栅氧化层、长多晶硅、刻多晶硅栅、淀积CVD氧化层、光刻引线接触孔及进行金属化。 第2章集成电路工艺基础 图222N阱硅栅CMOS反相器的工艺流程及芯片剖面示意图 第2章集成电路工艺基础 3.双阱硅栅双阱硅栅CMOS工艺工艺双阱CMOS工艺为P沟MOS管和N沟MOS管提供了各自独立优化的阱区,因此,与传统的P阱工艺相比,利用双阱CMOS工艺可以做性能更好的N沟MOS(较低的电容、较小的衬底偏置效应);同样,P沟MOS管的性能也比N阱工艺的好。通常,双阱CMOS工艺采用的原始材料是在N或P衬底上外延一层轻掺杂的外延层,以防止闩锁效应。除了阱的形成(此时要分别形成P阱和N阱)这一步外,其余工艺流程都与P阱工艺类似,主要步骤如下: 第2章集成电路工艺基础 (1)光确定阱区。(2)N阱注入和选择氧化。(3)P阱注入。(4)推进,形成N阱、P阱。(5)场区氧化。(6)光确定需要生长栅氧化层的区域。(7)生长栅氧化层。(8)光确定注B(调整P沟器件的开启电压)区域,注B。(9)淀积多晶硅、多晶硅掺杂。(10)光形成多晶硅图形。(11)光确定P+区,注硼形成P+区。(12)光确定N-区,注磷形成N-区。(13)LPCVD生长二氧化硅层。(14)光刻蚀接触孔。(15)淀积铝。(16)光反刻铝,形成铝连线。 第2章集成电路工艺基础 图223双阱硅栅CMOS反相器的版图和芯片剖面示意图 第2章集成电路工艺基础 2.5BiCMOS集成电路的基本制造工艺集成电路的基本制造工艺 2.5.1以以CMOS工艺为基础的工艺为基础的BiCMOS工艺工艺1.以以P阱阱CMOS为基础的为基础的BiCMOS工艺工艺此工艺出现较早,其基本结构如图224所示。它以P阱作为NPN管的基区,以N衬底作为NPN管的集电区,以N源、漏扩散(或注入)作为NPN管的发射区扩散及集电极的接触扩散。这种结构的主要优点是:工艺简单;MOS晶体管的开启电压可通过一次离子注入进行调整;NPN管自隔离。但由图224可见,此种结构中NPN管的基区太宽,基极和集电极串联电阻太大;另外,NPN管和PMOS管共衬底,限制了NPN管的使用。 第2章集成电路工艺基础 图224以P阱CMOS工艺为基础的BiCMOS器件剖面图 第2章集成电路工艺基础 为了克服上述的缺点,可对此结构作如下的修改:(1)用N外延衬底,以降低NPN管的集电极串联电阻;(2)增加一次掩膜进行基区注入、推进,以减小基区宽度和基极串联电阻;(3)采用多晶硅发射极以提高速度;(4)在P阱中制作横向NPN管,提高NPN管的使用范围。 第2章集成电路工艺基础 2.以N阱CMOS为基础的BiCMOS工艺此工艺中的双极器件与PMOS管一样,是在N阱中形成的,其结构如图225(a)所示。这种结构的主要缺点是NPN管的集电极串联电阻rcs太大,影响了双极器件的性能,特别是驱动能力。若以PSi为衬底,并在N阱下设置N掩埋层,然后进行P型外延,如图225(b)所示,则可使NPN管的集电极串联电阻rcs减小为原来的1/61/5,而且可以使CMOS器件的抗闩锁性能大大提高。第2章集成电路工艺基础 图225以N阱CMOS为基础的BiCMOS结构(a)体硅衬底;(b)外延衬底 第2章集成电路工艺基础 2.5.2以双极工艺为基础的以双极工艺为基础的BiCMOS工艺工艺1.以双极工艺为基础的以双极工艺为基础的P阱阱BiCMOS工艺工艺在以CMOS工艺为基础的BiCMOS工艺中,影响BiCMOS电路性能的主要是双极型器件。显然,若以双极工艺为基础,则对提高双极型器件的性能是有利的。图226是以典型的PN结隔离双极型工艺为基础的P阱BiCMOS器件结构的剖面示意图。它采用P衬底、N隐埋层、N型外延层,在外延层上形成P阱结构。该工艺采用成熟的PN结对通隔离技术。为了获得大电流下低的饱和压降,采用高浓度的集电极接触扩散;为防止表面反型,采用沟道截止环。NPN管的发射区扩散与NMOS管的源(S)漏(D)区掺杂、横向PNP管及纵向PNP管的基区接触扩散同时进行;NPN管的基区扩散与横向PNP管的集电区、发射区扩散,纵向PNP管的发射区扩散,PMOS管的源漏区的扩散同时完成。栅氧化在PMOS管沟道注入之后进行。第2章集成电路工艺基础 图226三种以PN结隔离双极型工艺为基础的P阱BiCMOS器件结构剖面图 第2章集成电路工艺基础 2.以双极工艺为基础的双阱以双极工艺为基础的双阱BiCMOS工艺工艺以双极工艺为基础的P阱BiCMOS工艺虽然得到了较好的双极器件性能,但是CMOS器件的性能不够理想。为了进一步提高BiCMOS电路的性能,满足双极和CMOS两种器件的不同要求,可采用图227所示的以双极工艺为基础的双隐埋层、双阱结构的BiCMOS工艺。 第2章集成电路工艺基础 图227以双极工艺为基础的双隐埋层双阱BiCMOS工艺的器件结构剖面图 第2章集成电路工艺基础 2.6BCD集成电路的基本制造工艺集成电路的基本制造工艺 表表21双极管、双极管、CMOS和和DMOS器件的特点器件的特点 器件类别 器件特点 应用 双极器件 两种载流子都参加导电,驱动能力强,工作频率高,集成度低 模拟电路对性能要求较高部分(高速、强驱动、高精度) CMOS 集成度高,功耗低 适合做逻辑处理,如一些输入,也可做输出驱动 DMOS 高压大电流驱动(器件结构决定漏端能承受高压,高集成度可在小面积内做超大W/L) 模拟电路和驱动,尤其是高压功率部分,不适合做逻辑处理 第2章集成电路工艺基础 2.6.1BCD工艺的关键技术简介工艺的关键技术简介1.BCD工艺的基本要求工艺的基本要求首先,BCD工艺必须把双极器件、CMOS器件和DMOS器件同时制作在同一芯片上,而且这三种器件在集成后应基本上能具有各自分立时所具有的良好性能;其次,采用BCD工艺制造出来的芯片应具有更好的综合性能;此外,相对于其中最复杂的工艺(如双阱、多层布线、多层多晶硅的CMOS工艺)不应增加太多的工艺步骤。 第2章集成电路工艺基础 2.BCD工艺兼容性考虑工艺兼容性考虑BCD工艺典型器件包括低压CMOS管、高压MOS管、各种击穿电压的LDMOS、垂直NPN管、垂直PNP管、横向PNP管、肖特基二极管、阱电阻、多晶电阻、金属电阻等;有些工艺甚至还集成了EEPROM、结型场效应管JFET等器件。由于集成了如此丰富的器件,因而给电路设计者带来了极大的灵活性,可以根据应用的需要来选择最合适的器件,从而提高整个电路的性能。BCD工艺中器件种类多,必须做到高压器件和低压器件的兼容;双极工艺和CMOS工艺的相兼容,尤其是要选择合适的隔离技术;为控制制造成本,必须考虑光刻版的兼容性。考虑到器件各区的特殊要求,为减少工艺制造用的光刻版,应尽量使同种掺杂能兼容进行。因此,需要精确的工艺模拟和巧妙的工艺设计,有时必须在性能与集成兼容性上作折中选择。通常BCD采用双阱工艺,有的工艺会采用三阱甚至四阱工艺来制作不同击穿电压的高压器件。 第2章集成电路工艺基础 3.DMOS器件的结构、工作原理与特点器件的结构、工作原理与特点功率输出级DMOS管是此类电路的核心,往往占据整个芯片面积的1/22/3,它是整个集成电路的关键。DMOS与CMOS器件结构类似,也有源、漏、栅等电极,但是漏端击穿电压高。DMOS主要有两种类型,垂直双扩散金属氧化物半导体场效应管(VerticalDoublediffusedMOSFET,VDMOSFET)和横向双扩散金属氧化物半导体场效应管(LateralDoublediffusedMOSFET,LDMOSFET)。 第2章集成电路工艺基础 LDMOS由于更容易与CMOS工艺兼容而被广泛采用。LDMOS器件结构如图228所示,LDMOS是一种双扩散结构的功率器件。这项技术是在相同的源/漏区域注入两次,一次注入浓度较大的砷(As),另一次注入浓度较小的硼(B)。注入之后再进行一个高温推进过程。由于硼扩散得比砷快,因此硼在栅极边界下会沿着横向扩散得更远,形成一个有浓度梯度的沟道,它的沟道长度由这两次横向扩散的距离之差决定。为了增加击穿电压,在有源区和漏区之间有一个漂移区(LDMOS中的漂移区是该类器件设计的关键)。漂移区的杂质浓度比较低,因此,当LDMOS接高压时,漂移区由于是高阻,能够承受更高的电压。图228所示LDMOS的多晶扩展到漂移区的场氧上面,充当场极板,会弱化漂移区的表面电场,有利于提高击穿电压。场极板的作用大小与场极板的长度密切相关。要使场极板能充分发挥作用,一要设计好SiO2层的厚度,二要设计好场极板的长度。 第2章集成电路工艺基础 图228LDMOS器件结构图 第2章集成电路工艺基础 DMOS器件是由成百上千的单一结构的DMOS单元组成的,这些单元的数目是根据一个芯片所需要的驱动能力来决定的。DMOS的性能直接决定了芯片的驱动能力和芯片面积。对于一个由多个基本单元结构组成的LDMOS器件,其中一个最主要的考察参数是导通电阻,用Rds(on)表示。导通电阻是指在器件工作时,从漏到源的电阻。对于LDMOS器件,应尽可能减小导通电阻,这是BCD工艺流程所追求的目标。当导通电阻很小时,器件就会提供一个很好的开关特性,因为漏源之间小的导通电阻,会有较大的输出电流,从而可以具有更强的驱动能力。DMOS的主要技术指标有导通电阻、阈值电压、击穿电压等。 第2章集成电路工艺基础 对LDMOS而言,外延层的厚度、掺杂浓度、漂移区的长度是其最重要的特性参数。我们可以通过增加漂移区的长度来提高击穿电压,但是这会增加芯片面积和导通电阻。高压DMOS器件的耐压和导通电阻取决于外延层的浓度、厚度及漂移区长度的折中选择。因为耐压和导通阻抗对于外延层的浓度和厚度的要求是矛盾的高的击穿电压要求厚的轻掺杂外延层和长的漂移区,而低的导通电阻则要求薄的重掺杂外延层和短的漂移区,所以必须选择最佳外延参数和漂移区长度,以便在满足一定的源漏击穿电压的前提下,得到最小的导通电阻。另外,由于DMOS芯片面积大,因此对缺陷密度较敏感。 第2章集成电路工艺基础 2.6.2BCD工艺的发展趋势工艺的发展趋势1.高压高压BCD高压BCD主要的电压范围是500700V,目前用来制造LDMOS的唯一方法为RESURF技术,原意为降低表面电场(reducedsurfacefield),是1979年由J.A.Appels等人提出的。它利用轻掺杂的外延层制作器件,使表面电场分布更加平坦,从而改善表面击穿的特性,使击穿发生在体内而非表面,从而提高器件的击穿电压。高压BCD主要的应用领域是电子照明(electroniclampballasts)和工业应用的功率控制。 第2章集成电路工艺基础 2.高功率高功率BCD高功率BCD主要的电压范围是4090V,主要的应用为汽车电子。它的需求特点是大电流驱动能力、中等电压,而控制电路往往比较简单。因此其主要发展趋势侧重于提高产品的鲁棒性(robustness),以保证在恶劣的环境下应用时能够具备良好的性能和可靠性;另一个方面是如何降低成本。 第2章集成电路工艺基础 3.高密度高密度BCD高密度BCD主要的电压范围是550V,一些汽车电子应用会到70V。在此应用领域,BCD技术将集成越来越复杂的功能,如有的产品甚至集成了非挥发性存储器。许多电路集成密度如此之高,以致于需要采用数字设计的方法(如集成微控制器)来实现最佳驱动以提高性能。这代表了持续增长的市场需求,即将信号处理器和功率激励部分同时集成在同一块芯片上。它不仅缩小了系统的体积和重量,而且带来了高可靠性,减少了各种电磁接口。由于有着非常广阔的市场应用前景,因而高密度BCD代表了BCD工艺的主流方向,也是最大的应用领域。 第2章集成电路工艺基础 最新的BCD工艺趋向于采用先进的CMOS工艺平台,根据不同的应用场合呈现模块化和多样性的特点。高密度BCD工艺发展的一个显著趋势是模块化的工艺开发策略被普遍采用。所谓模块化,是指将一些可选用的器件做成标准模块,根据应用需要选用或省略该模块。模块化代表了BCD工艺发展的一个显著特征,采用模块化的开发方法,可以开发出多种不同类型的IC,在性能、功能和成本上达到最佳折中,从而方便地实现产品的多样化,快速满足持续增长的市场需求。自0.6m线宽以下BCD工艺普遍采用双栅氧(薄栅氧实现低压CMOS,厚栅氧用于制造高压DMOS)以来,一种新型的大斜角注入工艺正被采用,用以减少热过程。 第2章集成电路工艺基础 2.7锗硅器件及其外延工艺简介锗硅器件及其外延工艺简介锗硅(Si1-xGex)是硅和锗通过共价键结合形成的半导体化合物,是这两种元素无限互溶的替位式固溶体。锗硅一般有非晶、多晶、单晶和超晶格四种形态。其中,单晶锗硅的主要应用之一就是作为异质结双极晶体管(HeterojunctionBipolarTransistor,HBT)的基区,应用于具有高频、高速需求的无线通信、卫星及光通信等领域。锗硅HBT与传统的硅晶体管相比,唯一的区别在于其基区层里引入了一定组分的锗元素,如图229所示。 第2章集成电路工艺基础 图229锗硅基区示意图 第2章集成电路工艺基础 锗硅与硅的晶格常数很接近,在硅中掺入一定比例x的锗形成Si1-xGex化合物,可使其带隙变窄,以这种材料作为基区,以硅作为发射区就能制成宽带隙发射区异质结晶体管。由于硅/锗硅HBT基区Si1-xGex带隙窄,且具有价带上移变窄的特性,基区空穴向发射区扩散比电子从发射区扩散到基区遇到更高的势垒,使得异质结比同质结的电子、空穴注入比大很多,从而大大提高了晶体管的电流增益,因此,可以通过改变Si1-xGex基区的锗组分来调节电流增益。而在满足一定放大系数的前提下,基区可以重掺杂,而且可以做得较薄,以减少载流子的基区渡越时间,从而使器件具有较高的特征频率。 第2章集成电路工艺基础 对于基区锗组分x而言,x越大,发射结两边的带隙差越大,而电流增益将随带隙差的增大以指数增大。但是锗组分x并非可以任意增大,因为随着x的增大,Si1-xGex化合物的晶格失配就会增加。晶格失配会产生应变,形成失配错位,使器件的性能退化,这可以通过在锗硅中掺入适量碳(C)元素而得以改善。 对于以锗硅作为基区的HBT,为了达到更好的器件特性,基区锗浓度x更多地采用缓变掺杂的方式。与均匀掺杂的基区相比,采用缓变掺杂使基区锗浓度发生变化,迫使其禁带宽倾斜,于是产生基区自建电场;正是由于此电场的存在,发射极注入到基区的电子在基区渡越时获得加速,从而更有效地减少了少数载流子的基区渡越时间,提高了器件的截止频率。这也是异质结在超高速、超高频器件中的优势所在。 第2章集成电路工艺基础 目前业界采用的外延设备多为单片反应腔(如应用材料公司的Centura外延系统),其特点是:(1)硅片随基座旋转,通过调节基座水平及高度,可使膜层的厚度和电阻率均匀性得到很好的保证。(2)上下两组加热灯分别对硅片正面及基座进行加热(基座通过热传导从背面对硅片加热),可在100s之内将硅片加热至1100以上,并通过先进的温度测控装置将工艺温差控制在2以内。在工艺调试中,可以根据需要调节硅片中心、外围的加热温度。 第2章集成电路工艺基础 (3)工艺气体在腔体内单向流动,其流量通过质量流量计(MFC)进行精准控制。在反应气体进入反应腔时,其流量分布根据内/外两路可独立调节。这对成膜厚度和电阻率的均匀性优化有很大帮助。针对锗硅外延这一单项工艺而言,其主要工艺步骤为:衬底硅片的预处理、锗硅外延以及反应腔体的清洁。由于硅衬底不可避免地会在其表面产生一层自然氧化层,此外还会有一些其他杂质的污染,若在生长锗硅前没有将这些物质清除干净,就会严重影响所得锗硅外延层的质量,因此必须在外延前使用高温烘培的方法去除硅衬底表面的自然氧化层。硅基片在8001000的高温下烘烤510分钟,硅片上的氧化物在高温下发生如下化学反应: 第2章集成电路工艺基础 SiO2Si2SiO(213) 而SiO是易气化的,气化后的SiO及其他污染物被抽出反应腔,从而获得了高度清洁完整的硅衬底表面,为下一步生长锗硅材料创造了有利条件。对于一般的减压锗硅全外延,选用的工艺气体为硅烷(SiH4)、锗烷(GeH4)和需要的掺杂源,如硼烷(B2H6),以及作为工艺载气的H2。其主要化学反应为: SiH4(gas)heatSi(solid)+2H2(gas) GeH4(gas)heatGe(solid)+2H2(gas) (214) (215) 第2章集成电路工艺基础 此反应实际所需的活化能很低,因为锗烷的热稳定性比较差,大约280就能将锗烷分解为锗和氢。而硅烷开始分解的温度也仅仅比锗烷高100。因此在气相结晶的过程中,一般采用低温工艺(900),如果加热温度过高,可能会在反应腔壁上产生硅的过剩沉积(excessivecoating),从而产生“记忆效应(memoryeffect)”,而这是在工艺中不希望出现的。此外,低温工艺可减少自扩散和自掺杂,同时避免引入更多的位错和其他高温退化效应,且可精确地控制生长速度、厚度、掺杂浓度,实现用其他方法不能实现的复杂掺杂分布曲线。在工艺完成及硅片取出之后,氯化氢(HCl)气体被引入,对反应腔体进行清洁,以消除因硅过剩沉积所产生的记忆效应,保证良好的片间均匀性。