EXIT概述概述第第 3 章组合逻辑电路章组合逻辑电路 组合逻辑电路中的竞争冒险组合逻辑电路中的竞争冒险加法器和数值比较器加法器和数值比较器数据选择器数据选择器与数据分配器与数据分配器译码器译码器编码器编码器组合逻辑电路的组合逻辑电路的分析和设计方法分析和设计方法本章小结本章小结EXIT主要要求：主要要求： 掌握掌握组合逻辑电路和时序逻辑电路的概念组合逻辑电路和时序逻辑电路的概念。 了解组合逻辑电路的特点与描述方法。了解组合逻辑电路的特点与描述方法。 概述概述EXIT一、一、组合合逻辑电路的概念路的概念 指任何时刻的输出仅取决于指任何时刻的输出仅取决于该时刻输入信号的组合，而与电该时刻输入信号的组合，而与电路原有的状态无关的电路。路原有的状态无关的电路。 数字电路根据逻辑功能特点的不同分为数字电路根据逻辑功能特点的不同分为 组合逻辑电路组合逻辑电路 时序逻辑电路时序逻辑电路 指任何时刻的输出不仅取决指任何时刻的输出不仅取决于该时刻输入信号的组合，而且于该时刻输入信号的组合，而且与电路原有的状态有关的电路。与电路原有的状态有关的电路。 EXIT二、二、组合合逻辑电路的特点与描述方法路的特点与描述方法 组合逻辑电路的逻辑功能特点：组合逻辑电路的逻辑功能特点： 没有存储和记忆作用。没有存储和记忆作用。 组合电路的组成特点：组合电路的组成特点： 由门电路构成，不含记忆单元，只存在从输入到输出由门电路构成，不含记忆单元，只存在从输入到输出的通路，没有反馈回路。的通路，没有反馈回路。 组合电路的描述方法主要有逻辑表达式、组合电路的描述方法主要有逻辑表达式、真值表、卡诺图和逻辑图等。真值表、卡诺图和逻辑图等。 EXIT主要要求：主要要求：理解组合逻辑电路理解组合逻辑电路分析与设计的基本方法分析与设计的基本方法。熟练掌握逻辑功能的熟练掌握逻辑功能的逻辑表达式、真值表、逻辑表达式、真值表、卡诺图和逻辑图卡诺图和逻辑图表示法及其相互转换。表示法及其相互转换。组合逻辑电路的组合逻辑电路的分析方法和设计方法分析方法和设计方法 EXIT一、一、组合合逻辑电路的基本分析方法路的基本分析方法分析思路：分析思路：基本步骤：基本步骤：根根据据给给定定逻逻辑辑电电路路，找找出出输输出出输输入入间间的的逻逻辑辑关关系系，从而确定电路的逻辑功能。从而确定电路的逻辑功能。 根据给定逻辑图根据给定逻辑图写出输出逻辑式写出输出逻辑式，并进行必要的化简，并进行必要的化简列真值表列真值表分析逻辑功能分析逻辑功能EXIT 例例 分析下图所示逻辑分析下图所示逻辑 电路的功能。电路的功能。解：解： ( (1) )写出输出逻辑函数式写出输出逻辑函数式ABCYY1YY1001010100111( (3) )分析逻辑功能分析逻辑功能( (2) )列逻辑函数真值表列逻辑函数真值表111011101001110010100000YCBA输输 出出输输 入入01010000111100001111根据异或功能可列出真值表如右表；根据异或功能可列出真值表如右表；也可先求标准与或式，然后得真值表。后也可先求标准与或式，然后得真值表。后者是分析电路的常用方法，下面介绍之。者是分析电路的常用方法，下面介绍之。通过分析真值表通过分析真值表特点来说明功能。特点来说明功能。 A、B、C 三个输入变量中，有奇数个三个输入变量中，有奇数个 1时，输出为时，输出为 1，否则输出为，否则输出为 0。因此，图示。因此，图示电路为三位判奇电路，又称奇校验电路。电路为三位判奇电路，又称奇校验电路。0101001100111111EXIT 初学者一般从输入向输出逐级写出各初学者一般从输入向输出逐级写出各个门的输出逻辑式。熟练后可从输出向输个门的输出逻辑式。熟练后可从输出向输入直接推出整个电路的输出逻辑式。入直接推出整个电路的输出逻辑式。 由由 Si 表达式可知，表达式可知，当输入有奇数个当输入有奇数个 1 时，时，Si = 1，否则，否则 Si = 0。 例例 分析下图电路的逻辑功能。分析下图电路的逻辑功能。解：解：( (2) )列真值表列真值表( (1) )写出输出逻辑函数式写出输出逻辑函数式AiBiCi-1CiSiAiBi Ci-10100 01 11 10 1 1 1 1111011101001110010100000CiSiCi-1BiAi输输 出出输输 入入11110000由由 Ci-1 表达表达式可画出其式可画出其卡诺图为：卡诺图为：11101000可列出真值表为可列出真值表为( (3) )分析逻辑功能分析逻辑功能将将两两个个一一位位二二进进制制数数 Ai 、Bi 与与低低位位来来的的进进位位 Ci- -1 相相加加，Si 为为本本位位和和，Ci 为为向向高高位位产产生生的的进位。这种功能的电路称为全加器。进位。这种功能的电路称为全加器。EXIT二、二、组合合逻辑电路的基本路的基本设计方法方法 设计思路：设计思路：基本步骤：基本步骤： 分析给定逻辑要求，设计出能实现该功能分析给定逻辑要求，设计出能实现该功能的组合逻辑电路。的组合逻辑电路。 分析设计要求并分析设计要求并列出真值表列出真值表求最简输出求最简输出逻辑式逻辑式画逻辑图。画逻辑图。 首先分析给定问题，弄清楚输入变量和输出变量是首先分析给定问题，弄清楚输入变量和输出变量是哪些，并规定它们的符号与逻辑取值哪些，并规定它们的符号与逻辑取值( (即规定它们何时即规定它们何时取值取值 0 ，何时取值，何时取值1) ) 。然后分析输出变量和输入变量间。然后分析输出变量和输入变量间的逻辑关系，列出真值表。的逻辑关系，列出真值表。根根据据真真值值表表用用代代数数法法或或卡卡诺诺图图法法求求最最简简与与或或式式，然然后后根根据据题题中中对对门门电电路路类类型型的的要要求求，将将最最简简与与或或式式变变换为与门类型对应的最简式。换为与门类型对应的最简式。 EXIT下面通过例题学习下面通过例题学习如何设计组合逻辑电路如何设计组合逻辑电路 ( (一一) )单输出组合逻辑电路设计举例单输出组合逻辑电路设计举例 例例 设计一个设计一个A、B、C三人表决电路。当表决某个提案时，三人表决电路。当表决某个提案时，多数人同意，则提案通过，但多数人同意，则提案通过，但A具有否决权。用与非门实现。具有否决权。用与非门实现。解：解： ( (1) )分析设计要求，列出真值表分析设计要求，列出真值表设设 A、B、C 同意提案时取值同意提案时取值为为 1，不同意时取值为，不同意时取值为 0；Y 表示表示表决结果，提案通过则取值为表决结果，提案通过则取值为 1，否则取值为否则取值为 0。可得真值表如右。可得真值表如右。A、B、C三人表决电路三人表决电路多数人同意，则提案通过，但多数人同意，则提案通过，但A具有否决权具有否决权111011101001110010100000YCBA输出输出输输 入入0000000011111111110( (2) )化简输出函数化简输出函数Y=AC+ABABC0100 01 11 10 1 1 1 0 0 0 0 0用与非门实现用与非门实现，并求最简与非式，并求最简与非式=AC+AB=ACABEXIT( (3) )根据输出逻辑式画逻辑图根据输出逻辑式画逻辑图YABCY =ACAB ( (二二) )多多输出组合逻辑电路设计举例输出组合逻辑电路设计举例 EXITBiAi输输 入入CiSi输输 出出相加的两个数相加的两个数本位和本位和向高位的进位向高位的进位解：解：( (2) ) 求最简输出函数式求最简输出函数式Ci = Ai Bi( (3) ) 画逻辑图画逻辑图10110101011000111BiAi输输 入入CiSi输输 出出00 例例 试设计半加器试设计半加器电路。电路。将两个将两个 1 位二进制位二进制数相加，而不考虑低位数相加，而不考虑低位进位的运算电路，称为进位的运算电路，称为半加器。半加器。SiCiAiBi( (1) )分析设计要求，分析设计要求， 列真值表。列真值表。EXIT半加器电路能用半加器电路能用与非门实现吗？与非门实现吗？用与非门实现的半加器电路为用与非门实现的半加器电路为AiBiSiCi1 iiiBAC = =iiiiiBABAS+ += =iiiiiiABABBA. .= =此式虽非最简，但这样可利用此式虽非最简，但这样可利用 Ci 中的中的信号信号 Ai Bi ，省去实现省去实现 Ai 和和 Bi 的两个非门，的两个非门，从而使整体电路最简。从而使整体电路最简。EXIT主要要求：主要要求： 理解编码的概念。理解编码的概念。 理解常用编码器的类型、逻辑功能和使用方法。理解常用编码器的类型、逻辑功能和使用方法。编码器编码器 EXIT一、一、编码器的概念与器的概念与类型型 编码编码 将具有特定含义的信息编将具有特定含义的信息编成相应二进制代码的过程。成相应二进制代码的过程。 实现编码功能的电路实现编码功能的电路 编码器编码器 二进制编码器二进制编码器 二二- -十进制编码器十进制编码器 优先编码器优先编码器 编码器编码器( (即即Encoder) ) 被编被编信号信号 二进制二进制代码代码 编编码码器器 EXITI1I2I3I4I5I6I7Y0Y1Y23 位二进制位二进制编码器编码器用用 n 位二进制数码对位二进制数码对 2n 个个输入信号进行编码的电路。输入信号进行编码的电路。 二、二二、二进制制编码器器由图可写出编码器由图可写出编码器的输出逻辑函数为的输出逻辑函数为由上式可列出真值表为由上式可列出真值表为原原码码输输出出Y0=I1I3I5I7Y2=I4I5I6I7Y1=I2I3I6I7Y0=I1I3I5I7I0省略不画省略不画 8 个需要编码个需要编码的输入信号的输入信号输出输出 3 位位二进制码二进制码I1I2I3I4I5I6I7Y0Y1Y21111000000001101000000101001000000010001000011000001000010000001001000000001000000000001Y0Y1Y2I7I6I5I4I3I2I1I0输输 出出输输 入入被编信号高电平有效。被编信号高电平有效。 8 线线 3 线编码线编码器器EXITI1I2I3I4I5I6I7Y0Y1Y2I8I9Y38421BCD 码编码器码编码器三、二十三、二十进制制编码器器将将 0 9 十个十十个十进制数转换为二进制进制数转换为二进制代码的电路。又称代码的电路。又称十十进制编码器进制编码器。 I0省略不画省略不画输出输出 4 位位二进制代码二进制代码原码输出原码输出I1I2I3I4I5I6I7Y0Y1Y2I8I9Y310011000000000000101000000001110001000000001100001000000101000001000000010000001000011000000001000010000000001001000000000001000000000000001Y0Y1Y2Y3I9I8I7I6I5I4I3I2I1I0输出输出输入输入10 线线 4 线编码器线编码器被编信号被编信号高电平有效高电平有效EXIT为何要使用为何要使用优先编码器？优先编码器？四、四、优先先编码器器 ( (即即 Priority Encoder) ) 1111000000001101000000101001000000010001000011000001000010000001001000000001000000000001Y0Y1Y2I7I6I5I4I3I2I1I0输输 出出输输 入入允许同时输入数个编码信号，并只对其中允许同时输入数个编码信号，并只对其中优先权最高的信号进行编码输出的电路。优先权最高的信号进行编码输出的电路。 普通编码器在任普通编码器在任何时刻只允许一个输何时刻只允许一个输入端请求编码，否则入端请求编码，否则输出发生混乱。输出发生混乱。EXITCT74LS147I8I1I2I3I4I5I6I7Y0Y1Y2Y3I9二二 - - 十进制优先编码器十进制优先编码器 CT74LS147I9 = 1，I8 = 0 时时，不论不论 I0 I7 为为 0 还是还是 1，电路只，电路只对对 I8 进行编进行编码，输出反码码，输出反码 0111。反码输出反码输出被编信号输入，被编信号输入，( (省省略了略了 I0) )，低电平有效。，低电平有效。0111111111110101111111110001111111101101111110010111110100111100001110111010011001111111111111Y0Y1Y2Y3I9I8I7I6I5I4I3I2I1输出输出输入输入 I9 = 0 时时，不论其他，不论其他 Ii 为为 0 还是还是 1，电路只，电路只对对 I9 进行编进行编码码，输出，输出 Y3Y2Y1Y0 = 0110，为反码，其原码为为反码，其原码为 1001。111010011001111111111111无编码请求无编码请求Y3Y2Y1Y0=1111依依次次类类推推CT74LS147I8I1I2I3I4I5I6I7Y0Y1Y2Y3I9被编信号优先级别从高到被编信号优先级别从高到低依次为低依次为 I9、I8、I7、I6、I5、 I4、I3、I2、I1、I0。EXIT主要要求：主要要求： 理解译码的概念。理解译码的概念。 掌握二进制译码器掌握二进制译码器 CT74LS138 的的逻辑功能和逻辑功能和使用方法。使用方法。 译码器译码器 理解其他常用译码器的逻辑功能和使用方法。理解其他常用译码器的逻辑功能和使用方法。掌握掌握用二进制译码器实现组合逻辑电路用二进制译码器实现组合逻辑电路的方法。的方法。 EXIT一、一、译码的概念与的概念与类型型 译码译码是是编码编码的逆过程。的逆过程。 将表示特定意义信息的将表示特定意义信息的二进制代码翻译出来。二进制代码翻译出来。 实现译码功能的电路实现译码功能的电路 译码器译码器 二进制译码器二进制译码器 二二 - - 十进制译码器十进制译码器 数码显示译码器数码显示译码器 译码器译码器( (即即 Decoder) ) 二进制二进制代码代码 与输入代与输入代码对应的码对应的特定信息特定信息 译译码码器器 EXIT二、二二、二进制制译码器器 将输入二进制代码译将输入二进制代码译成相应输出信号的电路。成相应输出信号的电路。 n 位位二进制二进制代码代码 2n 位位译码译码输出输出二进制二进制译码器译码器 译码输出译码输出100011010001001010000100Y3Y2Y1Y0A0A1译码输入译码输入译码输出高电平有效译码输出高电平有效译码输出译码输出011111101101110110111000Y3Y2Y1Y0A0A1译码输入译码输入0000译码输出低电平有效译码输出低电平有效2-4 线译码器电路与工作原理演示线译码器电路与工作原理演示EXIT ( 一一 ) 3 线线 8 线译码器线译码器 CT74LS138 简介简介 CT74LS138A2A1A0Y0Y1Y2Y3Y4Y5Y6Y7STCSTBSTAY0Y1Y2Y3Y4Y5Y6Y7逻辑功能示意图逻辑功能示意图 ( (一一) ) 3 线线 8 线线译码器译码器 CT74LS138 简介简介 3 位位二二进制码进制码输入端输入端8 个个译码输出端译码输出端低电平有效。低电平有效。使能端使能端 STA 高电平有效，高电平有效， STB、STC 低低电平有效，即当电平有效，即当 STA = 1， STB = STC = 0 时时译码译码，否则禁止译码。，否则禁止译码。实实物物图图片片 EXIT01111111111011011111101101110111111010111101111001011111011111001111110110100111111101100011111111000001111111110111111111Y7Y6Y5Y4Y3Y2Y1Y0A0A1A2STB+STCSTA输出输出输入输入CT74LS138 真值表真值表允许译码器工作允许译码器工作禁止禁止译码译码 Y7 Y0 由输入二进制码由输入二进制码 A2、A1、A0 的取值决定。的取值决定。011111111111111111010101010101010100010000000000输出逻辑函数式输出逻辑函数式Y0=A2A1A0=m0Y1=A2A1A0=m1Y2=A2A1A0=m2Y3=A2A1A0=m3Y4=A2A1A0=m4Y5=A2A1A0=m5Y6=A2A1A0=m6Y7=A2A1A0=m700001000Y0=A2A1A0=m0Y1=A2A1A0=m1二二进进制制译译码码器器能能译译出出输输入入变变量量的的全全部部取取值值组组合合，故故又又称称变变量量译译码码器器，也也称称全全译译码码器器。其其输输出出端端能能提提供输入变量的全部最小项。供输入变量的全部最小项。 EXIT ( 二二 ) 用二进制译码器实现组合逻辑函数用二进制译码器实现组合逻辑函数 ( (二二) ) 用二进制译码器实现组合逻辑函数用二进制译码器实现组合逻辑函数由于由于二进制译码器的输出端能提供输入变量的全二进制译码器的输出端能提供输入变量的全部最小项，而任何组合逻辑函数都可以变换为最小项部最小项，而任何组合逻辑函数都可以变换为最小项之和之和的标准式，因此的标准式，因此用二进制译码器和门电路可实现用二进制译码器和门电路可实现任何组合逻辑函数。任何组合逻辑函数。当译码器输出当译码器输出低电平有效时，多低电平有效时，多选用与非门；选用与非门；译码器输出译码器输出高电平有效时，多选用或门。高电平有效时，多选用或门。EXIT由于有由于有 A、B、C 三个变量三个变量，故选用故选用 3 线线 - - 8 线线译码器。译码器。 解：解：( (1) ) 根据逻辑函数选择译码器根据逻辑函数选择译码器 例例 试用译码器和门电路实现逻辑函数试用译码器和门电路实现逻辑函数选用选用 3 线线 - - 8 线线译码器译码器 CT74LS138， 并令并令 A2 = A，A1 = B，A0 = C。( (2) ) 将函数式变换为标准与将函数式变换为标准与 - - 或式或式( (3) )根据译码器的输出有效电平确定需用的门电路根据译码器的输出有效电平确定需用的门电路EXITABCYY1Y0Y3Y4Y2Y5Y6Y71STASTBSTCA0A1A2CT74LS138( (4) )画连线图画连线图Y&CT74LS138 输出低电平有效输出低电平有效，i = 0 7因此，将因此，将 Y 函数式变换为函数式变换为采用采用 5 输入输入与非门与非门，其输入取自，其输入取自 Y1、Y3、Y5、Y6 和和 Y7 。EXIT 例例 试用译码器实现全加器。试用译码器实现全加器。解：解：( (1) )分析设计要求，列出真值表分析设计要求，列出真值表设被加数为设被加数为 Ai ，加数为，加数为 Bi ，低位进位数为，低位进位数为 Ci- -1 。输出本位和为输出本位和为 Si ，向高位的进位数为，向高位的进位数为 Ci 。列出全加器的真值表如下：列出全加器的真值表如下：1111110011101010100110110010100110000000CiSiCi- -1BiAi输输 出出输输 入入( (3) )选择译码器选择译码器选用选用 3 线线 8 线线译码器译码器 CT74LS138。并令。并令 A2 = Ai，A1 = Bi，A0 = Ci-1。( (2) )根据真值表写函数式根据真值表写函数式EXITY1Y0Y3Y4Y2Y5Y6Y71STASTBSTCAiSiCi- -1A0A1A2CT74LS138CiBi( (4) )根据译码器的输出有效电平确定需用的门电路根据译码器的输出有效电平确定需用的门电路( (5) )画连线图画连线图Ci&Si&CT74LS138 输出低电平有效输出低电平有效，i = 0 7因此，将函数式变换为因此，将函数式变换为EXITCT74LS138(1)A2A1A0Y0Y1Y2Y3Y4Y5Y6Y7STCSTBSTAY0Y1Y2Y3Y4Y5Y6Y7CT74LS138(2)A2A1A0Y0Y1Y2Y3Y4Y5Y6Y7STCSTBSTAY8Y9Y10Y11Y12Y13Y14Y15A2A1A0EA31 ( 三三 ) 译码器的扩展译码器的扩展 A3A2A1A0低低位位片片高高位位片片 ( (三三) )译码器的扩展译码器的扩展 例如例如 两片两片 CT74LS138 组成的组成的 4 线线 16 线线译码器。译码器。16 个译码个译码输出端输出端 4 位二进制码输入端位二进制码输入端低低 3 位码从各译码位码从各译码器的码输入端输入。器的码输入端输入。A2A1A0A2A1A0A2A1A0STA1STBA3STASTCSTCSTBE高位码高位码 A3 与高位片与高位片 STA 端和低位片端和低位片 STB 端端相连，因此相连，因此 ，A3 = 0 时时低位片工作，低位片工作，A3 = 1 时高时高位片工作。位片工作。 STA不用，应不用，应接有效电平接有效电平 1 。作作 4 线线 16 线译码线译码器使能端，低电平有效。器使能端，低电平有效。EXITCT74LS138 组成的组成的 4 线线 16 线线译码器工作原理译码器工作原理 E = 1 时，两个译码器时，两个译码器都不工作，输出都不工作，输出 Y0 Y15 都都为高电平为高电平 1。CT74LS138(1)A2A1A0Y0Y1Y2Y3Y4Y5Y6Y7STCSTBSTAY0Y1Y2Y3Y4Y5Y6Y7CT74LS138(2)A2A1A0Y0Y1Y2Y3Y4Y5Y6Y7STCSTBSTAY8Y9Y10Y11Y12Y13Y14Y15A2A1A0EA31低低位位片片高高位位片片A3A2A1A0A2A1A0A2A1A0A2A1A0STA1STBA3STASTCSTCSTBE( (1) )A3 = 0 时，高位片不工时，高位片不工作，低位片工作，译出与作，低位片工作，译出与输入输入 0000 0111 分别对应分别对应的的 8 个输出信号个输出信号 Y0 Y7 。( (2) )A3 = 1 时，低位片不工时，低位片不工作，高位片工作，译出与作，高位片工作，译出与输入输入 1000 1111分别对应分别对应的的 8 个输出信号个输出信号 Y8 Y15。 E = 0 时，允许译码。时，允许译码。EXIT将将 BCD 码的十组代码译成码的十组代码译成 0 9 十个对应十个对应输出信号的电路，又称输出信号的电路，又称 4 线线 10 线线译码器。译码器。三、二十三、二十进制制译码器器 8421BCD 码输入端，码输入端，从高位到低位依次为从高位到低位依次为 A3、A2、A1 和和 A0 。 10 个译码输出端，个译码输出端，低电平低电平 0 有效。有效。4 线线- -10 线译码器线译码器CT74LS42逻辑示意图逻辑示意图Y1Y0Y3Y4Y2Y5Y6Y7Y8Y9A0A1A2CT74LS42A3EXIT111111111111111111111111011111111111111011111111111100111111111111110111111111110101伪伪码码011111111110019101111111100018110111111111107111011111101106111101111110105111110111100104111111011111003111111101101002111111110110001111111111000000Y9Y8Y7Y6Y5Y4Y3Y2Y1Y0A0A1A2A3输输 出出输输 入入十进十进制数制数4 线线- -10 线译码器线译码器 CT74LS42 真值表真值表00000010001001000111100110101000101100010000000000111111111111111111111111111111111111111111111111111111111111111101111011001111010101伪伪码码01EXITYA0A1A2数码显示译码器数码显示译码器译译码码器器YYYYYY驱驱动动器器YYYYYYYA3a数码显示器数码显示器bcdefgbcdefgabcdefga四、数四、数码显示示译码器器 将输入的将输入的 BCD 码译成相应输出信号，码译成相应输出信号，以驱动显示器显示出相应数字的电路。以驱动显示器显示出相应数字的电路。 ( (一一) ) 数码显示译码器的结构和功能示意数码显示译码器的结构和功能示意0101a数码显示器数码显示器bcdefgYA0A1A2数码显示译码器数码显示译码器译译码码器器YYYYYY驱驱动动器器YYYYYYYA3bcdefgabcdefga输入输入 BCD 码码输出驱动七段数码管显示相应数字输出驱动七段数码管显示相应数字0001EXIT( (二二) )数码显示器简介数码显示器简介数字设备中用得较多的为七段数码显示器，又称数数字设备中用得较多的为七段数码显示器，又称数码管。常用的有半导体数码显示器码管。常用的有半导体数码显示器( (LED) )和液晶显示器和液晶显示器( (LCD) )等。它们由七段可发光的字段组合而成。等。它们由七段可发光的字段组合而成。 1. 七段半导体数码显示器七段半导体数码显示器( (LED) ) abcdefgDPag fCOMbce dCOMDPabcdefgDP发光字段，由管脚发光字段，由管脚 a g 电平控制是否发光。电平控制是否发光。小数点，需要时才点亮。小数点，需要时才点亮。显示的数字形式显示的数字形式EXIT主要优点：字形清晰、工作电压低、体积小、可靠主要优点：字形清晰、工作电压低、体积小、可靠 性高、响应速度快、寿命长和亮度高等。性高、响应速度快、寿命长和亮度高等。 主要缺点：工作电流大，每字段工作电流约主要缺点：工作电流大，每字段工作电流约 10 mA 。 共阳接法共阳接法 共阴接法共阴接法 半导体数码显示器内部接法半导体数码显示器内部接法COMCOMDP gfedcbaDP gfedcbaCOMCOMVCC+5 V串接限流电阻串接限流电阻 a g 和和 DP 为低电平为低电平时才能点亮相应发光段。时才能点亮相应发光段。 a g 和和 DP 为高电平为高电平时才能点亮相应发光段。时才能点亮相应发光段。共阳接法数码显示器需要配共阳接法数码显示器需要配用输出低电平有效的译码器。用输出低电平有效的译码器。 共阴接法数码显示器需要配共阴接法数码显示器需要配用输出高电平有效的译码器。用输出高电平有效的译码器。RR共阳极共阳极共阴极共阴极EXIT即液态晶体即液态晶体 2. 液晶液晶显示器显示器( (LCD) ) 点亮七段液晶数码管的方法与半导体数码管类似。点亮七段液晶数码管的方法与半导体数码管类似。 主要优点：工作电压低，功耗极小。主要优点：工作电压低，功耗极小。 主要缺点：显示欠清晰，响应速度慢。主要缺点：显示欠清晰，响应速度慢。 液晶显示原理：无外加电场作用时，液晶分子排液晶显示原理：无外加电场作用时，液晶分子排列整齐，入射的光线绝大部分被反射回来，液晶呈透列整齐，入射的光线绝大部分被反射回来，液晶呈透明状态，不显示数字；当在明状态，不显示数字；当在相应字段的电极上加电压相应字段的电极上加电压时，液晶中的导电正离子作定向运动，在运动过程中时，液晶中的导电正离子作定向运动，在运动过程中不断撞击液晶分子，不断撞击液晶分子，破坏了液晶分子的整齐排列，液破坏了液晶分子的整齐排列，液晶对入射光产生散射而变成了暗灰色，于是显示出相晶对入射光产生散射而变成了暗灰色，于是显示出相应的数字。应的数字。当外加电压断开后，液晶分子又将恢复到当外加电压断开后，液晶分子又将恢复到整齐排列状态，字形随之消失。整齐排列状态，字形随之消失。 EXIT3. 七段显示译码器七段显示译码器4 线线 7 段译码器段译码器/驱动器驱动器 CC14547的逻辑功能示意图的逻辑功能示意图CC14547BI D C B ABIYgYfYeYdYcYbYa 消隐控制端，消隐控制端，低电平有效。低电平有效。 8421 码输入端码输入端译码驱动输出端，译码驱动输出端，高电平有效。高电平有效。EXIT4 线线- -7 段译码器段译码器/驱动器驱动器CC14547真值表真值表消隐消隐000000001111消隐消隐000000001111消隐消隐000000010111消隐消隐000000000111消隐消隐000000011011消隐消隐0000000010119110011110011811111110001170000111111016111110001101511011011010141100110001013100111111001210110110100110000110100010011111100001消隐消隐00000000YgYfYeYdYcYbYa ABCDBI数字数字显示显示输输 出出输输 入入4 线线- -7 段译码器段译码器/驱动器驱动器 CC14547的逻辑功能示意图的逻辑功能示意图CC14547BI D C B ABIYgYfYeYdYcYbYa 00000000消隐消隐1111111111111111011101111011001111010101消隐消隐消隐消隐消隐消隐消隐消隐消隐消隐消隐消隐987654321011001111111111000011111111001101101110011010011111011011000011001111111001000111100110101000101100010010000000允允许许数数码码显显示示伪码伪码相应端口输出相应端口输出有效电平有效电平 1，使显，使显示相应数字。示相应数字。输入输入BCD 码码agfbc禁禁止止数数码码显显示示数码显示器结构及数码显示器结构及译码显示原理译码显示原理演示演示EXIT主要要求：主要要求：理解数据选择器和数据分配器的作用。理解数据选择器和数据分配器的作用。理解常用理解常用数据选择器的逻辑功能及其使用数据选择器的逻辑功能及其使用。掌握用掌握用数据选择器实现组合逻辑电路数据选择器实现组合逻辑电路的方法。的方法。数据选择器和数据分配器数据选择器和数据分配器 EXITD0YD1D2D34 选选 1 数据选择器工作示意图数据选择器工作示意图A1A0一、数据一、数据选择器和数据分配器的作用器和数据分配器的作用 数据选择器数据选择器: : 根据地址码的要求，从多路输入信号中根据地址码的要求，从多路输入信号中 选择其中一路输出的电路选择其中一路输出的电路. .又称多路选择器又称多路选择器( (Multiplexer，简称，简称MUX) )或多路开关。或多路开关。多路输入多路输入一路输出一路输出地址码输入地址码输入10Y=D1D1常用常用 2 选选 1、4 选选 1、8 选选 1和和 16 选选 1 等数据选择器。等数据选择器。 数据选择器的输入信号个数数据选择器的输入信号个数 N 与地址与地址码个数码个数 n 的关系为的关系为 N = 2nEXIT数据分配器数据分配器: : 根据地址码的要求，将一路数据根据地址码的要求，将一路数据 分配到指定输出通道上去的电路。分配到指定输出通道上去的电路。Demultiplexer，简称称DMUXY0DY1Y2Y34 路数据分配器工作示意图路数据分配器工作示意图A1A0一路输入一路输入多路输出多路输出地址码输入地址码输入10Y1 = DDEXIT二、数据二、数据选择器的器的逻辑功能及其使用功能及其使用 1. 8 选选 1 数据选择器数据选择器 CT74LS151 CT74LS151STA2A1A0D0D7D6D5D4D3D2D1STYYCT74LS151的逻辑功能示意图的逻辑功能示意图 8 路数据输入端路数据输入端地址信号地址信号输入端输入端互补输出端互补输出端使能端，低使能端，低电平有效电平有效4 选选 1 数据选择器电路与工作原理动画演示数据选择器电路与工作原理动画演示实实物物图图片片EXITCT74LS151STA2A1A0D0D7D6D5D4D3D2D1STYYCT74LS151逻辑功能示意图逻辑功能示意图 ST = 1 时禁止时禁止数据选择器工作数据选择器工作ST = 0 时，时，数据选择器数据选择器工作。工作。选择哪一路信号输出选择哪一路信号输出由地址码决定。由地址码决定。8 选选 1 数据选择器数据选择器CT74LS151 真值表真值表 D7D71110D6D60110D5D51010D4D40010D3D31100D2D20100D1D11000D0D00000101YYA0A1A2ST输输 出出输入输入EXIT因为若因为若A2A1A0=000，则，则因为若因为若A2A1A0=010，则，则Y=D0Y=D2D7D71110D6D60110D5D51010D4D40010D3D31100D2D20100D1D11000D0D00000101YYA0A1A2ST输输 出出输入输入CT74LS151 输出函数表达式输出函数表达式1 00 00 00 00 01 00 00 0Y = A2A1A0D0 + A2A1A0D1 + A2A1A0D2+ A2A1A0D3+ A2A1A0D4+ A2A1A0D5+ A2A1A0D6+ A2A1A0D7Y = A2A1A0D0 + A2A1A0D1 + A2A1A0D2+ A2A1A0D3+ A2A1A0D4+ A2A1A0D5+ A2A1A0D6+ A2A1A0D7 = m0D0+ m1D1+m2D2+ m3D3+ m4D4+m5D5+ m6D6+ m7D7EXIT2. 双双 4 选选 1 数据选择器数据选择器 CC14539 CC14539 1STA1A01D01D31D21D11ST1Y2Y双双4选选1数据选择器数据选择器CC14539逻辑功能示意图逻辑功能示意图 2D02D32D22D12ST2ST两个数据选择器的两个数据选择器的公共地址输入端。公共地址输入端。数据选择器数据选择器 1 的输出的输出数据选择器数据选择器 1 的数的数据输入、使能输入。据输入、使能输入。数据选择器数据选择器 2 的数的数据输入、使能输入。据输入、使能输入。数据选择器数据选择器 2 的输出的输出内含两个相同的内含两个相同的 4 选选 1 数据选择器。数据选择器。EXIT111100011011010000101110000100110000 0000011Y1D01D11D21D3A0A11ST输出输出输入输入 CC14539 数据选择器数据选择器 1 真值表真值表1D01D11D21D31ST使能端低电平有效使能端低电平有效111100011011010000101110000100110000 00001D01D11D21D301数据选择器数据选择器 2 的逻辑功能同理。的逻辑功能同理。1ST = 1 时，禁止时，禁止数据数据选择器工作，输出选择器工作，输出 1Y = 0。1ST = 0 时时，数据选择，数据选择器工作。器工作。输出哪一路数据输出哪一路数据由地址码由地址码 A1 A0 决定决定。EXIT CC14539 数据选择器数据选择器输出函数式输出函数式1Y = A1 A0 1D0 + A1 A0 1D1 + A1 A0 1D2 + A1 A0 1D3 = m0 1D0 + m1 1D1 + m2 1D2 + m3 1D32Y = A1 A0 2D0 + A1 A0 2D1+ A1 A0 2D2+ A1 A0 2D3 = m0 2D0 + m1 2D1 + m2 2D2 + m3 2D3EXIT三、用数据三、用数据选择器器实现组合合逻辑函数函数 由于数据选择器在输入数据全部为由于数据选择器在输入数据全部为 1 时，输出为时，输出为地址输入变量全体最小项的和。地址输入变量全体最小项的和。 例如例如 4 选选 1 数据选择器的输出数据选择器的输出Y = m0 D0 + m1 D1+ m2 D2+ m3 D3 当当 D0 = D1 = D2 = D3 = 1 时，时，Y = m0 + m1+ m2 + m3 。 当当 D0 D3 为为 0、1 的不同组合时，的不同组合时，Y 可输出不同的可输出不同的 最小项表达式。最小项表达式。而任何一个逻辑函数都可表示成最小项表达式，而任何一个逻辑函数都可表示成最小项表达式，当逻辑函数的变量个数和数据选择器的地址当逻辑函数的变量个数和数据选择器的地址输入变量个数相同时，可直接输入变量个数相同时，可直接将逻辑函数输入变将逻辑函数输入变量有序地接数据选择器的地址输入端量有序地接数据选择器的地址输入端。因此因此用数据选择器可实现任何组合逻辑函数用数据选择器可实现任何组合逻辑函数。EXIT CT74LS151 有有 A2、A1 、A0 三个地址输入端，三个地址输入端，正好用以输入三变量正好用以输入三变量 A、B、C 。 例例 试用数据选择器实现函数试用数据选择器实现函数 Y = AB + AC + BC 。该题可用代数法或卡诺图法求解。该题可用代数法或卡诺图法求解。Y为三变量函数为三变量函数 ，故选用故选用 8 选选 1 数据选择器，现选数据选择器，现选用用 CT74LS151。代代 数数 法法 求求 解解解：解：( (2) )写出逻辑函数的写出逻辑函数的最小项表达式最小项表达式Y = AB + AC + BC = ABC + ABC + ABC + ABC( (3) ) 写出数据选择器的输出表达式写出数据选择器的输出表达式Y= A2A1A0D0 + A2A1A0D1 + A2A1A0D2 + A2A1A0D3 + A2A1A0D4 + A2A1A0D5 + A2A1A0D6 + A2A1A0D7( (4) )比较比较 Y 和和 Y两式中最小项的对应关系两式中最小项的对应关系( (1) )选择数据选择器选择数据选择器令令 A = A2 ，B = A1 ，C = A0则则 Y= ABCD0 + ABCD1 + ABCD2 + ABCD3 + ABCD4 + ABCD5 + ABCD6 + ABCD7ABCABCABCABCABCABCABCABC+ 为使为使 Y = Y，应令，应令D0 = D1 = D2 = D4= 0D3 = D5 = D6 = D7 = 1EXIT( (5) )画连线图画连线图CT74LS151A2A1A0D0D7D6D5D4D3D2D1STYYYABC1即可得输出函数即可得输出函数D0D2D1D4D7D6D5D31EXIT( (1) )选择数据选择器选择数据选择器选用选用 CT74LS151( (2) )画出画出 Y 和数据选择器输出和数据选择器输出 Y 的卡诺图的卡诺图( (3) )比较逻辑函数比较逻辑函数 Y 和和 Y 的卡诺图的卡诺图设设 Y = Y 、A = A2、B = A1、C = A0对比两张卡诺图后得对比两张卡诺图后得D0 = D1 = D2 = D4 = 0D3 = D5 = D6 = D7 = 1( (4) )画连线图画连线图ABC0100 01 11 10 1 1 1 1 0 0 0 0Y的的卡卡诺诺图图A2A1A00100 01 11 10 D6 D7D5 D3 D0 D1 D2 D4 Y 的的 卡卡 诺诺 图图 1 1 1 1 D6 D7D5 D3卡卡 诺诺 图图 法法 求求 解解解：解：与代数法所得图相同与代数法所得图相同EXIT主要要求：主要要求： 理解加法器的逻辑功能及应用。理解加法器的逻辑功能及应用。了解数值比较器的作用。了解数值比较器的作用。 3.5 加法器和数值比较器加法器和数值比较器 EXIT一、加法器一、加法器 ( (一一) ) 加法器基本单元加法器基本单元半加器半加器 Half Adder，简称，简称 HA。它只将两个。它只将两个 1 位位二进制数相加，而不考虑低位来的进位。二进制数相加，而不考虑低位来的进位。1011010101100000CiSiBiAi输输 出出输输 入入AiBiSiCiCOEXIT全加器全加器Full Adder，简称，简称FA。能将本位的两个。能将本位的两个二进制数和邻低位来的进位数进行相加。二进制数和邻低位来的进位数进行相加。1111110011101010100110110010100110000000CiSiCi-1BiAi输输 出出输入输入AiBiSiCiCOCICi-1EXIT ( (二二) ) 多位加法器多位加法器 实现多位加法运算的电路实现多位加法运算的电路其低位进位输出端依次连至相邻高其低位进位输出端依次连至相邻高位的进位输入端，最低位进位输入端接位的进位输入端，最低位进位输入端接地。因此，高位数的相加必须等到低位地。因此，高位数的相加必须等到低位运算完成后才能进行，这种进位方式称运算完成后才能进行，这种进位方式称为串行进位。运算速度较慢。为串行进位。运算速度较慢。其进位数直接由加数、被加数其进位数直接由加数、被加数和最低位进位数形成。各位运算并和最低位进位数形成。各位运算并行进行。运算速度快。行进行。运算速度快。串行进位加法器串行进位加法器超前进位加法器超前进位加法器EXIT串行进位加法器举例串行进位加法器举例A3B3C3S3COCIS2S1S0A2B2A1B1A0B0COCICOCICOCICI加数加数 A 输入输入A3A2A1A0B3B2B1B0B3B2B1B0加数加数 B 输入输入低位的进位输出低位的进位输出 CO 依次加到相邻高位依次加到相邻高位的进位输入端的进位输入端 CI 。相加结果读数为相加结果读数为 C3S3S2S1S0和数和数进位数进位数EXIT超前进位加法器举例：超前进位加法器举例：CT74LS283相加结果读数相加结果读数为为 C3S3S2S1S0 4 位二进制加位二进制加数数 B 输入端输入端 4 位二进制加位二进制加数数 A 输入端输入端低位片进位输入端低位片进位输入端本位和输出端本位和输出端向高位片的向高位片的进位输出进位输出A3A2A1A0B3B2B1B0CI0CO4F3F2F1F0S3S2S1S0C3CT74LS283逻辑符号逻辑符号EXIT二、数二、数值比比较器器 Digital Comparator，又称数字比，又称数字比较器。较器。用于比较两个数的大小。用于比较两个数的大小。 ( (一一) ) 1 位数值比较器位数值比较器 输输 入入输输 出出ABY(AB)Y(AB)Y(A=B)00001010101010011001ABAABABBY(AB)EXIT ( (二二) ) 多位数值比较器多位数值比较器可利用可利用 1 位数值比较器构成位数值比较器构成比较原理：从最高位开始逐步向低位进行比较。比较原理：从最高位开始逐步向低位进行比较。例如例如 比较比较 A = A3A2A1A0 和和 B = B3B2B1B0 的大小：的大小： 若若 A3 B3，则，则 A B；若；若 A3 B3，则，则 A B2，则，则 A B；若；若 A2 B2，则，则 A B；若；若 A2 = B2，则再去比较更低位。，则再去比较更低位。 依次类推，直至最低位比较结束。依次类推，直至最低位比较结束。EXIT主要要求：主要要求： 了解竞争冒险现象及其产生的原因和消除措施。了解竞争冒险现象及其产生的原因和消除措施。 组合逻辑电路中的竞争冒险组合逻辑电路中的竞争冒险EXIT一、一、竞争冒争冒险现象及其危害象及其危害当信号通过导线和门电路时，将产生时间延迟。当信号通过导线和门电路时，将产生时间延迟。因此，因此，同一个门的一组输入信号，同一个门的一组输入信号，由于它们在此前通由于它们在此前通过不同数目的门，经过不同长度导线的传输，过不同数目的门，经过不同长度导线的传输，到达门到达门输入端的时间会有先有后，这种现象称为竞争。输入端的时间会有先有后，这种现象称为竞争。逻辑门因输入端的逻辑门因输入端的竞争而导致输出产生竞争而导致输出产生不应有的不应有的尖峰干扰脉冲的现象，称为冒险。尖峰干扰脉冲的现象，称为冒险。可能导致错误动作可能导致错误动作EXIT二、二、竞争冒争冒险的的产生原因及消除方法生原因及消除方法负尖峰脉冲冒险举例负尖峰脉冲冒险举例 可见，在组合逻辑电路中，当一个门电路可见，在组合逻辑电路中，当一个门电路( (如如 G2) )输入两个向相反方向变化的互补信号时，输入两个向相反方向变化的互补信号时，则在输出端可则在输出端可能会产生尖峰干扰脉冲。能会产生尖峰干扰脉冲。正尖峰脉冲冒险举例正尖峰脉冲冒险举例G2G1AYY=A+AA理理想想考虑门延时考虑门延时AY11AY1tpdG2G1AYY=AAA理理想想考虑门延时考虑门延时Y0AAY1tpdEXIT由于尖峰干扰脉冲的宽度很窄，在由于尖峰干扰脉冲的宽度很窄，在可能产生尖可能产生尖峰干扰脉冲的门电路输出端与地之间接入峰干扰脉冲的门电路输出端与地之间接入一个容量一个容量为为几十皮法的电容几十皮法的电容就可吸收掉尖峰干扰脉冲。就可吸收掉尖峰干扰脉冲。1. 加封锁脉冲加封锁脉冲2. 加选通脉冲加选通脉冲3. 修改逻辑设计修改逻辑设计4. 接入滤波电容接入滤波电容消除冒险的方法：消除冒险的方法：EXIT组合逻辑电路指组合逻辑电路指任一时刻的输出仅取决于任一时刻的输出仅取决于该时刻输入信号的取值组合，而与电路原该时刻输入信号的取值组合，而与电路原有状态无关有状态无关的电路。它在逻辑功能上的特的电路。它在逻辑功能上的特点是：没有点是：没有存储和记忆作用存储和记忆作用；在电路结构；在电路结构上的特点是：由各种门电路组成，不含记上的特点是：由各种门电路组成，不含记忆单元，只存在从输入到输出的通路，忆单元，只存在从输入到输出的通路，没有反馈回路。没有反馈回路。 本章小结本章小结EXIT组合逻辑电路的描述方法主要有逻辑表达式、组合逻辑电路的描述方法主要有逻辑表达式、真值表、卡诺图和逻辑图等。真值表、卡诺图和逻辑图等。 组合逻辑电路的组合逻辑电路的基本分析方法基本分析方法是：根据给定电是：根据给定电路逐级写出输出函数式，并进行必要的化简和路逐级写出输出函数式，并进行必要的化简和变换，然后列出真值表，确定电路的逻辑功能。变换，然后列出真值表，确定电路的逻辑功能。组合逻辑电路的组合逻辑电路的基本设计方法基本设计方法是：根据给定是：根据给定设计任务进行逻辑抽象，列出真值表，然后设计任务进行逻辑抽象，列出真值表，然后写出输出函数式并进行适当化简和变换，写出输出函数式并进行适当化简和变换，求出最简表达式，从而画出最简求出最简表达式，从而画出最简( (或称或称最佳最佳) )逻辑电路。逻辑电路。EXIT以以 MSI 组件为基本单元的电路设计，其最简含组件为基本单元的电路设计，其最简含义是：义是：MSI 组件个数最少，品种最少，组件之组件个数最少，品种最少，组件之间的连线最少。间的连线最少。以逻辑门为基本单元的电路设计，其最简含义以逻辑门为基本单元的电路设计，其最简含义是：逻辑门数目最少，且各个逻辑门输入端的是：逻辑门数目最少，且各个逻辑门输入端的数目和电路的级数也最少，没有竟争冒险。数目和电路的级数也最少，没有竟争冒险。 用于实现组合逻辑电路的用于实现组合逻辑电路的 MSI 组件主要有组件主要有译码器和数据选择器。译码器和数据选择器。 EXIT编码器、译码器、数据选择器、数据分配器、编码器、译码器、数据选择器、数据分配器、数值比较器和加法器等是常用的数值比较器和加法器等是常用的 MSI 组合逻辑组合逻辑部件，学习时应重点掌握其逻辑功能及应用。部件，学习时应重点掌握其逻辑功能及应用。数据选择器的作用数据选择器的作用是是根据地址码的要求，根据地址码的要求，从多路输入信号中选择其中一路输出。从多路输入信号中选择其中一路输出。数据分配器的作用数据分配器的作用是是根据地址码的要求，根据地址码的要求，将一路数据分配到指定输出通道上去。将一路数据分配到指定输出通道上去。EXIT译码器的作用译码器的作用是将表示特定意义信息的二进是将表示特定意义信息的二进制代码翻译出来，常用的有制代码翻译出来，常用的有二进制译码器、二进制译码器、二二- -十进制译码器和十进制译码器和数码显示译码器。数码显示译码器。编码器的作用编码器的作用是将具有特定含义的信息编成是将具有特定含义的信息编成相应二进制代码输出，常用的有相应二进制代码输出，常用的有二进制编码二进制编码器、二器、二- -十进制编码器和优先编码器。十进制编码器和优先编码器。数值比较器数值比较器用于比较两个二进制数的大小。用于比较两个二进制数的大小。 EXIT加法器加法器用于实现多位加法运算，其单元电路有用于实现多位加法运算，其单元电路有半加器和全加器；其集成电路主要有半加器和全加器；其集成电路主要有串行进位串行进位加法器和超前进位加法器。加法器和超前进位加法器。同一个门的一组输入信号到达的时间有先有后，同一个门的一组输入信号到达的时间有先有后，这种现象称为这种现象称为竞争竞争。竞争而导致输出产生尖峰。竞争而导致输出产生尖峰干扰脉冲的现象，称为干扰脉冲的现象，称为冒险冒险。竞争冒险可能导。竞争冒险可能导致负载电路误动作，应用中需加以注意。致负载电路误动作，应用中需加以注意。