第第1414章章 其它其它DSPDSP设计库设计库 第第14章章 其它其它DSP设计库设计库 14.1 总线控制库总线控制库 14.2 复数信号库复数信号库 14.3 Gates库库 14.4 形状机函数库形状机函数库 14.5 Storage库库 第第1414章章 其它其它DSPDSP设计库设计库 14.1 总线控制库总线控制库 14.1.1 AltBus模块模块 AltBus模块可以将浮点模块可以将浮点Simulink总线变成定点类型总线变成定点类型的总线。可以将的总线。可以将AltBus插进一个数据或插进一个数据或I/O口通道，从口通道，从而产生输入和输出端口。而产生输入和输出端口。第第1414章章 其它其它DSPDSP设计库设计库 当把一个信号变为定点类型时，必需设定其位宽。确定特定的位宽，可以经过多种方式来实现，如对结果进展截位、补位或含低位的方法实现。假设选择含低位或补位的方法，就必需在电路中插入适宜的逻辑电路，这都是AltBus 模块的任务。表141是AltBus 模块的参数设定表。第第1414章章 其它其它DSPDSP设计库设计库 表141 AltBus模块的参数阐明名 称数值和选项说 明Node TypeInternal Node, Input PortOutput Port, ConstantBlack Box Input，Black Box Output设定信号节点的类型Bus typeSigned IntegerSigned FractionalUnsigned Integer或Single Bit选择总线的数据格式number of bits. 151设定小数点左边的位数，包括符号位。此参数不适用于1位的总线第第1414章章 其它其它DSPDSP设计库设计库 .number of bits051设定小数点右边的位数。此参数只适用于有符号小数总线SaturateOn或Off假设选择“On，当输出大于有待表达的最大的正值或负值，那么该输出即扩位到此最大的正值或负值。假设此选项取为“Off，那么最高位MSB被截去。此选项对输入端口或常数节点类型是无效的第第1414章章 其它其它DSPDSP设计库设计库 名 称数值和选项说 明RoundOn或Off假设此项选择“On，那么输出略去了一切高位的0位；假设选为“Off，那么最低位LSB被截去。此选项不适用于输入和常数类型Bypass Bus FormatOn或Off此项为“On时表示在Simulink中运用浮点数进展仿真Constant ValueDouble表示用设定的总线参数规范常数第第1414章章 其它其它DSPDSP设计库设计库 在Simulink设计中，以下方式可运用AltBus 模块：(1) AltBus Input Port & Output Port Modes；(2) AltBus Internal Node Mode；(3) AltBus Black Box Input Output Mode；(4) AltBus Constant Mode。下面将对这些方式分别给予阐明。第第1414章章 其它其它DSPDSP设计库设计库 1. AltBus输入入/输出端口方式出端口方式 输入入端端口口和和输出出端端口口方方式式(AltBus Input Port & Output Port Modes)主主要要用用于于定定义硬硬件件实现的的接接口口，以以及及将将浮浮点点Simulink信信号号(来来自自根根本本Simulink模模块)转化化成成有有符符号号二二进制制小小数数类型型(用用于于为DSP Builder模模块提提供供数数据据)。 表表14-2和和图14-1显示示了了浮浮点点数数(4/3 = 1.333)是是如如何何转变成有成有3个不同小数点位置的个不同小数点位置的SBF格式的数据的。格式的数据的。 第第1414章章 其它其它DSPDSP设计库设计库 表142 浮点数与SBF格式数据的转换总线下标输 入SimulinkVHDL 4 . 1 4/31.002.00 2 . 3 4/31.2510.00 1 . 4 4/30.687511.00第第1414章章 其它其它DSPDSP设计库设计库 2. AltBus内部内部节点方式点方式 AltBus内内部部节点点方方式式(AltBus Internal Node Mode)用用来来将将一一种种SBF格格式式的的Simulink信信号号转变成成另另一一种种格格式式的的信信号号，或或用用来来定定义内内部部节点点的的总线宽度度。这种种内内部部节点点可可以以在在硬硬件件中中实现。图14-2给出出了了内内部部节点点方方式式以以及及输入入端端口口方方式式的的AltBus的的用用法法。在在此此例例中中，具具有有( 10 . 10 )SBF格格式式的的20位位总线被被转变成成了了具具有有( 2 . 2 )SBF格式的格式的4位位总线。第第1414章章 其它其它DSPDSP设计库设计库 在VHDL中，这种算法操作导致从20位总线(AltBus(19 DOWN TO 0)截为4位总线(AltBus(3 DOWN TO 0)，即 AltBus(3 DOWN TO 0) A0W = 1 ； A2W = 0 ； A6W = 0 ； A5W = 0 ； A4W = 0 ； A3W A0W = 0 ； A2W = 1 ； A6W = 0 ； A5W = 0 ； A4W = 0 ； A3W A0W = 0 ； A2W = 0 ； A6W = 0 ； A5W = 0 ； A4W = 1 ； A3W A0W = 0 ； A2W = 0 ； A6W = 0 ； A5W = 0 ； A4W = 0 ； A3W = 1 ； 第第1414章章 其它其它DSPDSP设计库设计库 end case ； end process ； 留意：在Simulink中，每一条线都是以AW来命名的。其中是自动产生的。第第1414章章 其它其它DSPDSP设计库设计库 14.3.2 IF语句模块语句模块 IF语句根据语句根据IF条件方式返还一布尔类型结果条件方式返还一布尔类型结果true或或false。其中比较条件方程的输入量。其中比较条件方程的输入量a, b, c, d, e, f, g, h, I或或j都必需是有符号或无符号整数。条件方程中可以运都必需是有符号或无符号整数。条件方程中可以运用任何数量的括号。表用任何数量的括号。表14-19是是IF语句支持的操作符，语句支持的操作符，表表14-20是是IF语句的参数表。语句的参数表。 图图14-13是是IF语句模块运用例如。语句模块运用例如。第第1414章章 其它其它DSPDSP设计库设计库 表1419 IF语句支持的操作符操 作 符操 作 方 式+OR&AND$XOR=等于不等于大于, 大于2in1in2=大于等于2in1=in2小于2in1in2=小于等于2in1=4) 或2(in1=in2) (in1=in2)第第1414章章 其它其它DSPDSP设计库设计库 图1423所示即为“Conditional Statements页。在此已定义了FIFO控制器的条件描画。 图图14-23 定义了定义了FIFO控制器条件描画的界面控制器条件描画的界面第第1414章章 其它其它DSPDSP设计库设计库 表1426中的条件描画一旦确定，形状机的任务方式就确定了。普通地，当一形状机处于某一特定形状时，就会对次形状的条件进展计算判别，以便确定下次转换到什么形状上去。对于条件表达表中所列的条件，形状机是顺序计算判别的。第第1414章章 其它其它DSPDSP设计库设计库 表1427 idle形状的各种形状转换条件当前态条 件次 态idle(pop =1) & (count_in = 0)Emptyidlepush =1push_not_fullidle(pop =1) & (count_in! = 0)pop_not_emptyidle(push =1) & (count_in=250)Full第第1414章章 其它其它DSPDSP设计库设计库 表1427所示描画了当形状机处于“idle形状时的各种态状转换条件。由于条件(pop =1) &(count_in = 0)在表中的位置高于条件(push =1) & (count_in=250)，所以，前者就有更高的优先权。当它们同时满足时，将首先 依前者的条件进展转换。 条件(pop =1)&(count_in!=0)仅次于最高优先权的条件描画；而条件(push =1) & (count_in=250)所处的位置具有最低的优先权。 例142就是表1427编译转换而来的VHDL描画，其中的_sig是在VHDL文件中另加的。第第1414章章 其它其它DSPDSP设计库设计库 【例142】表1427对应的VHDL文件。IF (pop_sig=1) AND (count_in_sig=0) THEN next_state = empty_st；ELSIF (push_sig=1) THEN next_state = push_not_full_st ;ELSIF (pop_sig=1) AND (count_in_sig / =0) THEN next_state = pop_not_empty_st ;ELSIF (push_sig=1) AND (count_in_sig =250) THEN next_state = full_st ;ELSE next_state = idle_st ;END IF ;第第1414章章 其它其它DSPDSP设计库设计库 也可以经过运用“Move Up和“Move Down按钮来改动条件描画语句的上下位置。例如，将表1427改动后即如表1428所示。第第1414章章 其它其它DSPDSP设计库设计库 表1428 对表1427进展改动的结果 当前态条 件次 态idle(pop =1) & (count_in = 0)emptyidle(push =1) & (count_in=250)fullidle(pop =1) & (count_in! = 0)pop_not_emptyidlepush =1push_not_full第第1414章章 其它其它DSPDSP设计库设计库 【例143】表1428对应的VHDL程序。IF (pop_sig=1) AND (count_in_sig=0) THEN next_state = empty_st ;ELSIF (pop_sig=1) AND (count_in_sig / =0) THENnext_state = pop_not_empty_st ;ELSIF (push_sig=1) AND (count_in_sig =250) THEN next_state = full_st ;ELSIF (push_sig=1) THEN next_state = push_not_full_st ; ELSE next_state = idle_st ;END IF ;第第1414章章 其它其它DSPDSP设计库设计库 5. 错误检测 点点击“Design Rule Check页面面，以以便便确确定定前前面面各各步步骤中中所所定定义的的形形状状机机没没有有违反反任任何何设计规那那么么。然然后后点点击“Analyze，对形形状状机机中中所所设的的条条件件进展展计算算判判别，以以确确定定能能否否存存在在普普通通错误或或逻辑错误。假假设有有错，将在，将在“Analyze Results栏中以中以红色色给出出错误信息。信息。 图14-24所所示示即即为点点击“Analyze后后的的“Design Rule Check页面面。假假设发如如今今信信息息栏的的分分析析结果果中中有有错误报出出，应该找找出出错误所所在在，重重新新启启动检测分分析析的操作，直至排除一切的操作，直至排除一切错误。 最最后后就就是是功功能能仿仿真真，经过后后，就就可可以以将将其其转换成成VHDL代代码描画了。描画了。 第第1414章章 其它其它DSPDSP设计库设计库 图1424 State Machine Builder Design Rule Check页面 第第1414章章 其它其它DSPDSP设计库设计库 6. 将将结果存果存盘 点点击“OK，将将一一切切更更改改后后的的内内容容存存盘。这时就就封封锁 了了 “State Machine Builder 窗窗 口口 ， 并并 将将 回回 到到Simulink设计文件。文件。 这时的的设计文文件件将将自自动更更新新在在前前面面各各步步骤中中定定义的的输入入/输知知称称号号。图14-25是是FIFO设计实例例更更新新后后的的State Machine Table模模块。第第1414章章 其它其它DSPDSP设计库设计库 图图14-25 设定了形状机后的表格模块设定了形状机后的表格模块第第1414章章 其它其它DSPDSP设计库设计库 例144是State Machine Builder产生的形状机的完好VHDL程序的构造体部分。 【例144】形状机的构造程序。 PROCESS (clk, reset) BEGIN IF ( reset = 1 ) THEN current _state = empty_st ; ELSIF rising_edge (clk) THEN current _state IF ( ( push_sig = 1) AND ( count_in_sig / =250 ) ) THEN next_state = push_not_full_st; ELSIF ( ( push_sig = 0) AND ( pop_sig = 0 ) ) THEN next_state = idle_st; ELSE next_state IF ( ( push_sig = 0) AND ( pop_sig = 0 ) ) THEN next_state = idle_st; ELSIF ( ( push_sig = 1) ) THEN next_state = pop_not_empty_st; ELSE next_state IF ( ( pop_sig = 1) AND ( count_in_sig = 0 ) ) THEN第第1414章章 其它其它DSPDSP设计库设计库 next_state = empty_st; ELSIF ( ( push_sig = 1) ) THEN next_state = pust_not_full_st; ELSIF ( ( pop_sig = 1) AND ( count_in_sig / = 0 ) ) THEN next_state = pop_not_empty_st; ELSIF ( ( push_sig = 1) AND ( count_in_sig = 250 ) ) THEN next_state = full_st; ELSE next_state IF ( ( push_sig = 0) AND ( pop_sig = 0 ) ) THEN next_state = idle_st; ELSIF ( ( pop_sig = 1) AND ( count_in_sig = 0 ) ) THEN next_state = empty_st; ELSIF ( ( push_sig = 1) AND ( count_in_sig / = 250 ) ) THEN next_state = pust_not_full_st;第第1414章章 其它其它DSPDSP设计库设计库 ELSIF ( ( pop_sig = 1) AND ( count_in_sig / = 0 ) ) THEN next_state = pop_not_empty_st; ELSIF ( ( push_sig = 1) AND ( count_in_sig = 250 ) ) THEN next_state = full_st;END IF;END CASE；END PROCESS ; 最后，将此State Machine Table模块衔接到总体设计文件的相应部分。第第1414章章 其它其它DSPDSP设计库设计库 14.5 Storage 库库 14.5.1 延迟模块延迟模块 延迟模块延迟模块(Delay Block)根据延时深度根据延时深度(Depth)表中设表中设定的值确定经过信号的延时量。表定的值确定经过信号的延时量。表14-29是此模块的参是此模块的参数表。数表。第第1414章章 其它其它DSPDSP设计库设计库 表1429 延迟模块的参数阐明名 称数值与选项说 明DepthUser Defined设定此模块的迟时长度Use Control InputsOn or Off选择能否运用另加的控制输入口，如时钟使能，复位等Clock Phase SelectionUser Defined相位选择。只需当“Number of Pipeline Levels的设置大于1时，才干有此选项。这里所选的相位值以一个二进制数来表达。二进制中的1表示在此相位中的模块被使能例如：1：表示模块一直使能，一切的数据都可经过此模块10：表示每隔一个相位模块被使能一次，而只需此时数据才干经过0100：此模块在4个相位数中的第2相位数输出时才被使能，并且只需在此时数据才干经过。换句话说，在第1、3、4位数出现时数据无法经过此模块第第1414章章 其它其它DSPDSP设计库设计库 图1426是Delay模块的一个运用例如。 图图14-26 Delay模块运用例如模块运用例如第第1414章章 其它其它DSPDSP设计库设计库 14.5.2 Down Sampling和和Up Sampling模模块 1. Down Sampling模模块 采采样率降低模率降低模块(Down Sampling Block)可根据可根据输入入端端给出的采出的采样率来降低率来降低输出采出采样率。率。输出数据的速率出数据的速率等于每等于每mth周期采周期采样一次的采一次的采样速率，其中速率，其中m等于下降等于下降的采的采样率。在率。在Simulink中，中，输入采入采样率是率是归一化的。一化的。表表14-30是此模是此模块的参数表。的参数表。图14-27是是Down Sampling模模块的运用例如。的运用例如。第第1414章章 其它其它DSPDSP设计库设计库 表1430 采样率降低模块参数阐明名 称数 值说 明Down Sampling Rate120确定下降采样率值第第1414章章 其它其它DSPDSP设计库设计库 图图14-27 Down Sampling模模块的运用例如块的运用例如第第1414章章 其它其它DSPDSP设计库设计库 2. Up Sampling模模块 添添加加采采样率率模模块(Up Sampling Block)将将根根据据输入入的的采采样率率添添加加输出出的的采采样率率。输出出数数据据将将以以每每周周期期采采样一一次次的的速速率率来来进展展，表表14-30中中的的参参数数120等等于于添添加加的采的采样率。率。(表表14-31是此模是此模块的参数表的参数表)。 图14-28是是Up Sampling模模块运用的例如运用的例如图。 第第1414章章 其它其它DSPDSP设计库设计库 表1431 Up Sampling模块参数阐明名 称数 值说 明Up Sampling Rate120设定添加采样率值第第1414章章 其它其它DSPDSP设计库设计库 图图14-28 Up Sampling模块的运用例如模块的运用例如第第1414章章 其它其它DSPDSP设计库设计库 14.5.3 双口双口RAM模块模块 在设计中，假设需求运用双口在设计中，假设需求运用双口RAM模块模块(Dual-Port RAM Block)，SignalCompiler就会将数据映射到就会将数据映射到Altera器件的嵌入式器件的嵌入式RAM中中(如如EAB或或ESB)，即使用，即使用EAB或或ESB来重构此双口来重构此双口RAM。这时的。这时的RAM中的内容中的内容将被初始化为将被初始化为0。 Dual-Port RAM模块能接受任何数据类型的输入。模块能接受任何数据类型的输入。此模块一切的输入端口都是可以锁定的，一切的输出此模块一切的输入端口都是可以锁定的，一切的输出端口都无锁存功能。图端口都无锁存功能。图14-29是此双口是此双口RAM的运用例如。的运用例如。表表14-32是此模块的参数表。是此模块的参数表。第第1414章章 其它其它DSPDSP设计库设计库 图图14-29 双口双口RAM的运用例如的运用例如第第1414章章 其它其它DSPDSP设计库设计库 表1432 双口RAM模块参数阐明名 称数值和选项说 明Address Width120设定地址线宽Clock Phase SelectionUser Defined相位选择。只需当“Number of Pipeline Levels的设置大于1时才干有此选项。这里所选的相位值以一个二进制数来表达。二进制中的1表示在此相位中的模块被使能。例如：1：表示模块一直使能，一切的数据都可经过此模块10：表示每隔一个相位模块被使能一次，而只需此时数据才干经过0100：此模块在4个相位数中的第2相位数输出时才被使能，并且只需在此时数据才干经过。换句话说，在第1、3、4位数出现时数据无法经过此模块第第1414章章 其它其它DSPDSP设计库设计库 双口RAM模块有如下端口： d输入数据口 q输出数据口 rdad读地址总线 wrad写地址总线 wren写使能第第1414章章 其它其它DSPDSP设计库设计库 14.5.4 并行到串行转换模块与串行到并行转换模块并行到串行转换模块与串行到并行转换模块 1. 并串转换模块并串转换模块 并行到串行转换模块并行到串行转换模块(Parallel to Serial Block)的功的功能是将并行输入端口能是将并行输入端口(Input)转换成串行总线输出转换成串行总线输出(Output)。表。表14-33是此模块的参数表。是此模块的参数表。第第1414章章 其它其它DSPDSP设计库设计库 表1433 并行到串行转换模块参数阐明 名 称数值和选项说 明Data Bus typeSigned Integer,Signed FractionalUnsigned Integer选择总线的数值格式number of bits. 151设定小数点左边的位数，包括符号位。此参数不适用于1位总线 .number of bits051表示小数点右边的位数。此参数只适用于有符号小数总线Serial Bit OrderMSB FirstISB First选定是将并行数据的最高位MSB还是最低位LSB作串行输出的第1位第第1414章章 其它其它DSPDSP设计库设计库 图1430是此并串转换模块的运用例如。 图1430 并串转换模块的运用例如第第1414章章 其它其它DSPDSP设计库设计库 2. 串并转换模块串并转换模块 串串行行到到并并行行转转换换模模块块(Serial to Parallel Block)的的功功能能是是将将一一串串行行输输入入数数据据(Input sd)转转换换成成并并行行总总线线输输出出(Output d)。表表14-34是是此此模模块块的的参参数数表表。图图14-31是是此此串并转换模块的运用例如。串并转换模块的运用例如。第第1414章章 其它其它DSPDSP设计库设计库 图图14-31 Serial to Parallel Block模块模块的运用例如的运用例如第第1414章章 其它其它DSPDSP设计库设计库 表1434 串并转换模块的参数阐明名 称数值和选项说 明Data Bus typeSigned Integer, Signed FractionalUnsigned Integer选择总线的数值格式number of bits. 151设定小数点左边的位数，包括符号位。此参数不适用于1位总线 .number of bits051表示小数点右边的位数。此参数只适用于有符号小数总线Serial Bit OrderMSB First，ISB First选定串行输入的顺序，即是将最高位还是最低位作为串行数据的第1位第第1414章章 其它其它DSPDSP设计库设计库 14.5.5 数据数据陈列方式模列方式模块 数据数据陈列方式模列方式模块(Pattern Block)可以反复可以反复产生一生一组按一定数位按一定数位顺序序陈列的周期性数位序列。例如，以列的周期性数位序列。例如，以01100为一周期的数据序列，那么此模一周期的数据序列，那么此模块将反复延将反复延续发生生该序列序列为： 01100011000110001100 设计者可以者可以经过运用运用Pattern模模块的的输出来作出来作为时钟使能的使能的输入控制，从而改入控制，从而改动锁存模存模块的的输出数据速率。出数据速率。表表14-35是此模是此模块的参数表。的参数表。图14-32是此模是此模块的运用例的运用例如。如。第第1414章章 其它其它DSPDSP设计库设计库 图1432 Pattern 模块的运用例如 第第1414章章 其它其它DSPDSP设计库设计库 表1435 Pattern模块参数阐明名 称数值与选项说 明Binary SequenceUser Defined设定数据序列Use Control InputsOn或Off设定能否运用另外的控制信号第第1414章章 其它其它DSPDSP设计库设计库 14.5.6 ROM EAB模模块 ROM EAB模模块可以作可以作为普通的数据普通的数据ROM来运用。来运用。ROM的数据必需用十六的数据必需用十六进制数文件制数文件设定。定。为了运用了运用Altera器件中的器件中的EAB来构成来构成ROM，需求运用，需求运用ROM EAB模模块初始化中初始化中读取包含取包含ROM数据的十六数据的十六进制格式制格式的文件。的文件。这可以运用可以运用Quartus II来来产生十六生十六进制数据文制数据文件件(参参阅第第2章章)。表。表14-36是此模是此模块的参数表。的参数表。 留意：假留意：假设已用已用QuartusII产生了生了Hex文件，那么必文件，那么必需存放在需存放在DSP Builder设计工程的任工程的任务目目录中。中。第第1414章章 其它其它DSPDSP设计库设计库 表1436 ROM EAB模块阐明名 称数值和选项说 明Data Bus typeSigned IntegerSigned FractionalUnsigned Integer选择总线的数值格式number of bits. 151设定小数点左边的位数，包括符号位。此参数不适用于1位总线 .number of bits051设定小数点右边的位数。此参数只适用于有符号小数总线第第1414章章 其它其它DSPDSP设计库设计库 名 称数值和选项说 明Address Width220设定地址线宽Clock Phase SelectionUser Defined相位选择。只需当“Number of Pipeline Levels的设置大于1时才干有此选项。这里所选的相位值以一个二进制数来表达。二进制中的1表示在此相位中的模块被使能。例如：1：表示模块一直使能，一切的数据都可经过此模块10：表示每隔一个相位模块被使能一次，而只需此时数据才干经过0100：此模块在4个相位数中的第2相位数输出时才被使能，并且只需在此时数据才干经过。换句话说，在第1、3、4位数出现时数据无法经过此模块Input Hex FileUser Defined.hex指定待用的HEX文件的文件名第第1414章章 其它其它DSPDSP设计库设计库 图1433是ROM EAB模块的运用例如。 图图14-33 ROM EAB模块的运用例如模块的运用例如第第1414章章 其它其它DSPDSP设计库设计库 14.5.7 Shift Taps模模块 Shift Taps模模块可以构成移位存放器，可用于可以构成移位存放器，可用于滤波器波器和卷和卷积算法的算法的设计。在。在Altera器件中，器件中，Shift Taps模模块可以可以实现内置内置RAM构造的移位存放器，构造的移位存放器，这种移位存放种移位存放器的器的实现方法是构成大移位存放器的有效方法。方法是构成大移位存放器的有效方法。这种种模模块的的输出是根据沿移位存放器有出是根据沿移位存放器有规那么的那么的间隔点来隔点来完成的，完成的，这就是所就是所谓的的“Taps。在。在Stratix器件中，器件中，这种模种模块需求很小的内部需求很小的内部RAM。图14-34是是Shift Taps模模块的运用例如。的运用例如。第第1414章章 其它其它DSPDSP设计库设计库 图图14-34 Shift Taps模块的运用例如模块的运用例如第第1414章章 其它其它DSPDSP设计库设计库 表1437是这种模块的参数表。 表1437 Shift Taps模块参数阐明名 称数值和选项说 明Number of TapsUser Defined规定沿移位存放器放置规那么间隔陈列Tap的数字Distance Between TapsUser Defined规定以时钟周期规那么放置的间隔拍之间的间隔Use Shift OutOn 或Off选择移位存放器的末端输出用于级连的信号Use Clock EnableOn 或Off选择能否运用外加的控制信号时钟使能输入信号Use Dedicated HardwareOn 或Off假设目的器件是Stratix器件，选择能否在器件的RAM中实现模块功能第第1414章章 其它其它DSPDSP设计库设计库 14.5.8 PLL模块模块 DSP Builder运用运用PLL模块可以综合出一个基于某模块可以综合出一个基于某一参考时钟的时钟信号。在现代超高速数字系统设计一参考时钟的时钟信号。在现代超高速数字系统设计中，数字锁相环曾经成为这些系统中非常重要的组成中，数字锁相环曾经成为这些系统中非常重要的组成部分。部分。PLL的运用能改善零延迟线的时序以及全系统的运用能改善零延迟线的时序以及全系统的时钟合成。的时钟合成。Stratix器件提供了非常先进的内置器件提供了非常先进的内置PLL。而在传统的系统中，而在传统的系统中，PLL必需由非常复杂的公用器件必需由非常复杂的公用器件来担任。在来担任。在Stratix器件中的每一个器件中的每一个PLL都能有多个时都能有多个时钟输出，这些时钟产生于钟输出，这些时钟产生于40个系统时钟中的任何一个。个系统时钟中的任何一个。 第第1414章章 其它其它DSPDSP设计库设计库 因此，对于用户的时钟控制需求，PLL能提供完好的覆盖。内部PLL具有全频率合成的才干(既能倍频合成也能分频合成)，以及优化I/O口时序的相移功能。此外，内部PLL还有许多高级性能，如可编程带宽、宽频谱、时钟切换等。 PLL模块能产生以系统时钟频率为基准的倍频的内部时钟，Stratix和Cyclone器件都能针对参考时钟进展倍频和分频。第第1414章章 其它其它DSPDSP设计库设计库 假设要运用这种内置式PLL，应该遵守以下限制： 在顶层设计中只能包含一个PLL； PLL的每一输出时钟都是零度相移和50%的占空比； 一切DSP Builder模块的Simulink采样时间必需等于PLL输出时钟周期之一。表1438是PLL的参数表。第第1414章章 其它其它DSPDSP设计库设计库 表1438 PLL模块参数阐明名 称数 值说 明Input Clock Frequency用户定义输入参考时钟Number of Output Clocks16PLL时钟输出的数目Clock Frequency Multiplication Factor用户定义用参考时钟乘以设定值Clock Frequency Division Factor用户定义用参考时钟除以设定值